| 講演名 | 1996/8/26 可変構造キャッシュシステム搭載のバス結合型並列計算機テストベッド / ATTEMPT-1の実装と評価 奥野 通貴, 井上 敬介, 木透 徹, 木村 克行, 寺澤 卓也, 天野 英晴, |
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| 抄録(和) | バス結合型並列計算機ATTEMPT-1はマルチプロセッサチップを含む将来のマルチプロセッサにおけるキャッシュの構造を研究するために我々が開発しているテストベッドである. ATTEMPT-1では, 各部に複数の種類のPLD(FPCA,CPLD)を使い分ける事により, 柔軟性が高くしかもある程度高速に動作するキャッシュ評価環境を実現する. キャッシュ, バスの制御およびテストベッドに不可欠なパフォーマンスモニタは, SRAM型CPLDにより実装され, , キャッシュプロトコル, バスの動作速度等はハードウェア記述言語で記述を書き換える事により変更することができる. 一方, キャッシュのデータパス等高速動作が要求される部分はアンチヒューズ型FPGAを用いて実装され, 高速性を保ちつつ, 様々なキャッシュサイズ, ラインサイズ, ウェイ数を実現することができる. 上記の構造によりマルチプロセッサチップを意識Lた様々な条件を設定して, 評価を行なうことができる. |
| 抄録(英) | ATTEMPT-1 is a reconfigurable testbed proposed to emulate cache systems for future multiprocessors which will be implemented on an LS1 chip. It has a highly flexible environment, to evaluate cache by using programmable devices (FPGA and CPLD). The cache controller, bus controller and performance monitor are implemented with SRAM CPLD. By rewriting the HDL description, cache protocol, bus operation speed and other issues on cache/memory system can be changed. On the other hand, cache datapath which requires quick operation is implemented with anti-fuse FPGA. Cache size, line size and the number of ways can be flexibly selected without degrading the performance. The various design trade-off on multiprocessor chip can be easily evaluated with this flexible structure of ATTEMPT-1. |
| キーワード(和) | マルチプロセッサチップ / 性能評価 / 可変テストベッド / 書き換え可能デバイス / ハードウェア記述言語 |
| キーワード(英) | Multiprocessor-chip Performance evaluation / Reconfigurable testbed / FPGA/CPLD / HDL |
| 資料番号 | CPSY-96-48 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 1996/8/26(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | 可変構造キャッシュシステム搭載のバス結合型並列計算機テストベッド / ATTEMPT-1の実装と評価 |
| サブタイトル（和） | |
| タイトル（英） | ATTEMPT-1 : A reconfigurable testbed for multiprocessor-chip |
| サブタイトル（和） | |
| キーワード(1)（和/英） | マルチプロセッサチップ / Multiprocessor-chip Performance evaluation |
| キーワード(2)（和/英） | 性能評価 / Reconfigurable testbed |
| キーワード(3)（和/英） | 可変テストベッド / FPGA/CPLD |
| キーワード(4)（和/英） | 書き換え可能デバイス / HDL |
| キーワード(5)（和/英） | ハードウェア記述言語 |
| 第 1 著者 氏名（和/英） | 奥野 通貴 / M. Okuno |
| 第 1 著者 所属（和/英） | 慶應義塾大学理工学部 Keio University |
| 第 2 著者 氏名（和/英） | 井上 敬介 / K. Inoue |
| 第 2 著者 所属（和/英） | 慶應義塾大学理工学部 Keio University |
| 第 3 著者 氏名（和/英） | 木透 徹 / T. Kisuki |
| 第 3 著者 所属（和/英） | 慶應義塾大学理工学部 Keio University |
| 第 4 著者 氏名（和/英） | 木村 克行 / K. Kimura |
| 第 4 著者 所属（和/英） | 慶應義塾大学理工学部 Keio University |
| 第 5 著者 氏名（和/英） | 寺澤 卓也 / T. Terasawa |
| 第 5 著者 所属（和/英） | 東京工科大学情報通信工学科 Tokyo Engineering University |
| 第 6 著者 氏名（和/英） | 天野 英晴 / H. Amano |
| 第 6 著者 所属（和/英） | 慶應義塾大学理工学部 Keio University |
| 発表年月日 | 1996/8/26 |
| 資料番号 | CPSY-96-48 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 230 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |