講演名 1996/10/31
高速LZ77符号化・復号化並列処理アーキテクチャ- PAHLの構成
藤岡 豊太, 阿曽 弘具,
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抄録(和) コンピュータ技術の進歩に伴い, 大量の情報をより効率的に伝送, 蓄積するための手法の一つとして, VLSI/ULSI技術を用いた専用ハードウェアによるデータ圧縮がある. 現在までに我々は, 並列処理技術を用いて冗長な計算を取り除き, 高速な符号化を可能としたLZ77符号化アーキテクチャ- PAHL-C を提案し, HDLによる設計, および性能評価を行なった. 本論文では, PAHL-Cと同様に高速LZ77復号化アーキテクチャ- PAHL-Dを提案し性能評価を行なう. また, PAHL-C, PAHL-D各々の性能を維持しつつ, 符号化/復号化アーキテクチャを統合した高速LZ77符号化・復号化アーキテクチャ- PAHLを提案し, その性能評価を行なう. さらに, 実装方法について検討し, 一つの方法を提案している.
抄録(英) With progression of comnputer society, effective data coding or decoding is more impotant. To achieve the effectiveness, we need to imperiment a spesific hardware applied VLSI/ULSI technicque. We have proposed a parallel architecture for High-Speed LZ77 data coding - PAHL-C. In this paper we propose a parallel architecture for High-Speed LZ77 data decoding - PAHL-D, and estimate its performance by using logic synthesis system - PARTHENON. Next, we show that it is possible that PAHL-C and PAHL-D can be united efficiently by using common component, and we propose a parallel architecture for High-Speed LZ77 data coding/decoding - PAHL. We show a plan to implement PAHL efficiently.
キーワード(和) データ圧縮 / Lempel-Ziv符号 / LZ77符号 / 並列処理
キーワード(英) data compression / Lempel-Ziv method / parallel architecture
資料番号 CPSY96-69
発行日

研究会情報
研究会 CPSY
開催期間 1996/10/31(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Computer Systems (CPSY)
本文の言語 JPN
タイトル(和) 高速LZ77符号化・復号化並列処理アーキテクチャ- PAHLの構成
サブタイトル(和)
タイトル(英) A Design of Parallel Architecture for High-Speed LZ77 Data Coding/Decoding - PAHL
サブタイトル(和)
キーワード(1)(和/英) データ圧縮 / data compression
キーワード(2)(和/英) Lempel-Ziv符号 / Lempel-Ziv method
キーワード(3)(和/英) LZ77符号 / parallel architecture
キーワード(4)(和/英) 並列処理
第 1 著者 氏名(和/英) 藤岡 豊太 / T. Fujioka
第 1 著者 所属(和/英) 東北大学工学部
Faculty of Engineering, Tohoku Univ.
第 2 著者 氏名(和/英) 阿曽 弘具 / H. Aso
第 2 著者 所属(和/英) 東北大学工学部
Faculty of Engineering, Tohoku Univ.
発表年月日 1996/10/31
資料番号 CPSY96-69
巻番号(vol) vol.96
号番号(no) 342
ページ範囲 pp.-
ページ数 8
発行日