| 講演名 | 1997/3/19 実時間並列計算機CODAにおけるネットワーク性能の予備的評価 戸田 賢二, 西田 健次, 高橋 栄一, 山口 喜教, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 優先度先送り方式という優先度逆転を押える機構を組み込んだ32ビットの優先度制御を行う4入力4出力の実時間通信網用LSIチップを開発し,実時間並列計算機CODAに実装した.CODAは,64個の計算ノードが48個の本チップによりリバースベースライン網接続された構成であり,現在プロセッサ部分をFPGAで実現した16台版が稼働している.本稿では,実現したルータチップの仕様とFPGAを用いたCODAシステムでのネットワークの性能評価手法について述ベる。 |
| 抄録(英) | A 4 by 4 router chip, which facilitates 32-bit priority arbitration by mean of a proposed priority forwarding scheme in order to prevent priority inversion, has been fabricated and embedded in the real-time parallel processor CODA. The CODA is capable of having 64 processors connected by 48 router chips of reverse baseline network. Currently sixteen-processor sub-system where a processor is implemented by a FPGA is operational. This manuscript describes the specification of the router chip and evaluation status of the network using the FPGA-processor system. |
| キーワード(和) | 優先度先送り方式 / 実時間処理用相互結合網 / ルータチップ / 優先度キュー / 実時間並列アーキテクチャ / 性能評価 / FPGA |
| キーワード(英) | Priority Forwarding Scheme / Real-Tinle Interconnection Network / Priority Queue / Real-Time Parallel Architecture / Router Chip / Performance Evaluation / FPGA |
| 資料番号 | CPSY96-118 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
|---|---|
| 開催期間 | 1997/3/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 実時間並列計算機CODAにおけるネットワーク性能の予備的評価 |
| サブタイトル（和） | |
| タイトル（英） | Preliminary performance evaluation of the interconnection network of the real-time paralle1 system CODA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 優先度先送り方式 / Priority Forwarding Scheme |
| キーワード(2)（和/英） | 実時間処理用相互結合網 / Real-Tinle Interconnection Network |
| キーワード(3)（和/英） | ルータチップ / Priority Queue |
| キーワード(4)（和/英） | 優先度キュー / Real-Time Parallel Architecture |
| キーワード(5)（和/英） | 実時間並列アーキテクチャ / Router Chip |
| キーワード(6)（和/英） | 性能評価 / Performance Evaluation |
| キーワード(7)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | 戸田 賢二 / Kenji TODA |
| 第 1 著者 所属（和/英） | 電子技術総合研究所 Electrotechnical Laboratory |
| 第 2 著者 氏名（和/英） | 西田 健次 / Kenji NISHIDA |
| 第 2 著者 所属（和/英） | 電子技術総合研究所 Electrotechnical Laboratory |
| 第 3 著者 氏名（和/英） | 高橋 栄一 / Eiichi TAKAHASHI |
| 第 3 著者 所属（和/英） | 電子技術総合研究所 Electrotechnical Laboratory |
| 第 4 著者 氏名（和/英） | 山口 喜教 / Yoshinori YAMAGUCHI |
| 第 4 著者 所属（和/英） | 電子技術総合研究所 Electrotechnical Laboratory |
| 発表年月日 | 1997/3/19 |
| 資料番号 | CPSY96-118 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 597 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |