| 講演名 | 1997/10/29 ビットシリアルパイプラインデータパス合成 一色 剛, 清水頭 武信, 太田 章久, 國枝 博昭, |
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| 抄録(和) | チップ内部の回路規模がプロセス技術の進歩のもとに大きくなるにつれ、配線領域のチップ面積に示める割合は急速大きくなる。特にFPGAの場合は、配線資源の増加がシリコン利用率に与える影響はさらに大きい。本稿では、我々が開発した高速ビットシリアルパイプラインデータパス合成システムについて紹介する。このシステムは、配線性の極めて高いビットシリアル回路を自動生成することによって、高速で高密度な回路を効率良く実現することを可能にする。このシステムは、デザイン入力として差分方程式をC++言語の上で記述し、その後のパイプライン合成やレイアウト合成はすべて自動化されている。このシステムは、ほぼ100%の論理資源使用効率と高速クロック動作を保証する。またここでは、ビットシリアルパイプラインにおける資源の共有化や複製化についての考察を述べる。 |
| 抄録(英) | As the circuit size inside the chip grows with the help of the advance of process technology, the device area only for wiring signals becomes significantly large. Especially in the case of FPGAs, this increase in the routing resource results in the decrease of silicon utilization, where the logic density if already a factor of magnitude lower than the full custom chips. In this paper, we present our work on the high-performance bit-serial pipeline datapath which addresses the problem of incorporating design automation while guaranteeing i highly efficient routability of the circuit, therefore increasing the silicon utilization and performance. Our system consists of algorithm-level design capture in terms of difference equations using C++, pipeline synthesis and layout synthesis. Our system guarantees a near 100% logic utilization and high speed clock operation. We also discuss the issues of resource sharing and resource duplications for bit-serial pipeline synthesis. |
| キーワード(和) | ビットシリアル / パイプライン合成 / FPGA |
| キーワード(英) | bit-serial / pipeline synthesis / FPGA |
| 資料番号 | CPSY97-82 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 1997/10/29(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | ENG |
| タイトル（和） | ビットシリアルパイプラインデータパス合成 |
| サブタイトル（和） | |
| タイトル（英） | High-Performance Bit-Serial Pipeline Datapath Synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ビットシリアル / bit-serial |
| キーワード(2)（和/英） | パイプライン合成 / pipeline synthesis |
| キーワード(3)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | 一色 剛 / Tsuyoshi Isshiki |
| 第 1 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 清水頭 武信 / Takenobu Shimizugashira |
| 第 2 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 太田 章久 / Akihisa Ohta |
| 第 3 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 國枝 博昭 / Hiroaki Kunieda |
| 第 4 著者 所属（和/英） | 東京工業大学工学部電気・電子工学科 Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 発表年月日 | 1997/10/29 |
| 資料番号 | CPSY97-82 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 347 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |