| 講演名 | 2003/3/12 マルチチップシステムによる脳視覚階層処理の実現 亀田 成司, 下ノ村 和弘, ハ木 哲也, |
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| 抄録(和) | 生体視覚系は,超並列の回路構造により複雑な視覚環境に対し,高速にそして柔軟に対応することができる.最近,生体の並列画像処理機構をアナログCMOS集積回路により模擬したシリコン網膜の研究が盛んに行われるようになってきた.我々は既に網膜の詳細な生理学的知見に基づいたシリコン網膜を開発している.しかしながら,単一のチップで脳視覚系を模倣した高次処理を実現しようとすると,各画素の処理回路が大きくなり,そのため空間解像度が低下してしまう問題が発生する.そこで本研究では,単一のチップで行っていた処理を2つのチップに分けるマルチチップシステムの構成を採ることで,この問題を解決した. |
| 抄録(英) | The silicon retina is a novel analog Very Large Scale Integrated (VLSI) circuit that emulates the structure and the function of the retinal neuronal circuit. We fabricated a single-chip silicon retina in which sample/hold circuits were embedded to generate fluctuation-suppressed outputs in the previous study [6]. This silicon retina, however, has a trade-off problem between the resolution and the computational complexity. To solve the problem, we have designed a multi-chip silicon retina in which the functional network circuits are divided into two chips, the photoreceptor network chip and the horizontal cell network chip. The number of pixels and the fill factor increased three times and twice as much as the previously fabricated chip, respectively. |
| キーワード(和) | シリコン網膜 / 超並列処理 / 解像度 / マルチチップシステム |
| キーワード(英) | silicon retina / parallel processing / resolution / multi-chip system |
| 資料番号 | NC2002-209 |
| 発行日 |
| 研究会情報 | |
| 研究会 | NC |
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| 開催期間 | 2003/3/12(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Neurocomputing (NC) |
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| 本文の言語 | ENG |
| タイトル（和） | マルチチップシステムによる脳視覚階層処理の実現 |
| サブタイトル（和） | |
| タイトル（英） | A brain-type vision system with multi-chip configuration |
| サブタイトル（和） | |
| キーワード(1)（和/英） | シリコン網膜 / silicon retina |
| キーワード(2)（和/英） | 超並列処理 / parallel processing |
| キーワード(3)（和/英） | 解像度 / resolution |
| キーワード(4)（和/英） | マルチチップシステム / multi-chip system |
| 第 1 著者 氏名（和/英） | 亀田 成司 / Seiji KAMEDA |
| 第 1 著者 所属（和/英） | 大阪大学大学院工学研究科 Department of Electronic Engineering, Graduate School of Engineering, Osaka University |
| 第 2 著者 氏名（和/英） | 下ノ村 和弘 / Kazuhiro SHIMONOMURA |
| 第 2 著者 所属（和/英） | 大阪大学大学院工学研究科 Department of Electronic Engineering, Graduate School of Engineering, Osaka University |
| 第 3 著者 氏名（和/英） | ハ木 哲也 / Tetsuya YAGI |
| 第 3 著者 所属（和/英） | 大阪大学大学院工学研究科 Department of Electronic Engineering, Graduate School of Engineering, Osaka University |
| 発表年月日 | 2003/3/12 |
| 資料番号 | NC2002-209 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 731 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |