| 講演名 | 2004/5/20 拡張ユークリッド法に基づく剰余系乗除算回路(システム設計及び一般) , 高木 直史, |
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| 抄録(和) | VLSI実現向きの剰余系乗除算回路を提案する.除算は拡張ユークリッド法,乗算は通常の乗算アルゴリズムとモンゴメリ乗算に基づく.通常の乗算は二倍の操作と加減算の繰り返しで行う.モンゴメリ乗算は新しく提案した左シフト型の手法に基づく.これらの演算はビットシフトや加減算などの単純な操作の繰り返しで行う.基数2の符号付きディジット表現を用いることにより全ての加減算を桁上げ伝播なしに行う.提案する剰余系乗除算回路は,規則正しいビットスライス構造を持ち,nビットの剰余系乗算,モンゴメリ乗算及び剰余系除算を0(n)クロックサイクルで実行する.クロックサイクルの長さはnに依存しない.提案する剰余系乗除算回路は,モンゴメリ法に基づく乗算回路,通常の剰余系乗算回路と剰余系除算回路を別々に設計したものより少ないハードウェア量で実装できる. |
| 抄録(英) | We propose a multiplier/divider for modular arithmetic suitable for VLSI realization. It is based on our newly proposed combined algorithm for modular multiplication and division. It performs modular division, Montgomery's modular multiplication and ordinary modular multiplication. Modular division is based on the extended Euclidean algorithm. Montgomery's modular multiplication is based on our newly proposed method consisting of processing the multiplier from the most significant digit first. The ordinary modular multiplication is based on conventional doubling and adding procedures. The three operations are carried out through iteration of simple operations such as shifts and addition/subtractions. The radix-2 signed-digit representation is employed so that all additions and subtractions are performed without carry propagation. The multiplier/divider for modular arithmetic has a linear array structure with a bit-slice feature and carries out n-bit modular multiplication/division in O(n) clock cycles, where the length of the clock cycle is constant and independent of n. The multiplier/divider can be implemented with much smaller hardware than the necessary to implement ordinary modular multiplier, Montgomery's modular multiplier and divider separately. |
| キーワード(和) | 剰余系演算 / 剰余乗算 / 剰余除算 / モンゴメリアルゴリズム / 拡張ユークリッドアルゴリズム / ハードウェアアルゴリズム / VLSIアルゴリズム |
| キーワード(英) | modular arithmetic / modular multiplication / modular division / Montgomery's algorithm / extended Euclidean algorithm / hardware algorithm / VLSI algorithm |
| 資料番号 | VLD2004-1 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/5/20(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | 拡張ユークリッド法に基づく剰余系乗除算回路(システム設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Multiplier/Divider for Modular Arithmetic Based on the Extended Euclidean Algorithm |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 剰余系演算 / modular arithmetic |
| キーワード(2)（和/英） | 剰余乗算 / modular multiplication |
| キーワード(3)（和/英） | 剰余除算 / modular division |
| キーワード(4)（和/英） | モンゴメリアルゴリズム / Montgomery's algorithm |
| キーワード(5)（和/英） | 拡張ユークリッドアルゴリズム / extended Euclidean algorithm |
| キーワード(6)（和/英） | ハードウェアアルゴリズム / hardware algorithm |
| キーワード(7)（和/英） | VLSIアルゴリズム / VLSI algorithm |
| 第 1 著者 氏名（和/英） | / Marcelo E. KAIHARA |
| 第 1 著者 所属（和/英） | 名古屋大学大学院工学研究科 Department of Information Engineering, Nagoya University |
| 第 2 著者 氏名（和/英） | 高木 直史 / Naofumi TAKAGI |
| 第 2 著者 所属（和/英） | 名古屋大学大学院工学研究科 Department of Information Engineering, Nagoya University |
| 発表年月日 | 2004/5/20 |
| 資料番号 | VLD2004-1 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 78 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |