| 講演名 | 2004/3/5 インターリーブを考慮したReconfigurable Adaptive FEC(システムオンシリコン設計技術並びにこれを活用したVLSI) 清水 一範, 内田 純平, 宮岡 祐一郎, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 本稿ではインターリーブを考慮したReconfigurable Adaptive FEC を提案する.誤り訂正処理回路のハードウェア構成を訂正能力について動的に最適化することにより,ハードウェアで考慮できるインターリーブの深さを訂正能力ごとに与えることができる.これにより従来のASIC等で実現する固定的なハードウェアに比べて,よりバースト誤りに強い符号を生成することが可能となる.誤り訂正処理における復号器の最適化とインターリーブを考慮したハードウェア構成を提案し,本ハードウェアによる有効性を計算機シミュレーションにより評価する. |
| 抄録(英) | In this paper, we propose a Reconfigurable Adaptive FEC system with Interleave. For given correction capability t, we can realize an FEC CODEC system with optimal interleave depth by dynamically reconfiguring its architecture. The proposed Reconfigurable Adaptive FEC system can generate optimal interleaved RS codes which are more robust to burst errors than those generated by fixed hardware systems. Especially, we focus on optimization of RS decoders and propose a error correction architecture with an interleave. We estimated its effectiveness and efficiency through practical simulation. |
| キーワード(和) | Adaptive FEC / 動的再構成可能システム / FPGA / リードソロモン符号 / インターリーブ |
| キーワード(英) | Adaptive FEC / Dynamic Reconfigurable System / FPGA / Reed Solomon code / Interleave |
| 資料番号 | VLD2003-151 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/3/5(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | インターリーブを考慮したReconfigurable Adaptive FEC(システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | Reconfigurable Adaptive FEC with Interleave |
| サブタイトル（和） | |
| キーワード(1)（和/英） | Adaptive FEC / Adaptive FEC |
| キーワード(2)（和/英） | 動的再構成可能システム / Dynamic Reconfigurable System |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | リードソロモン符号 / Reed Solomon code |
| キーワード(5)（和/英） | インターリーブ / Interleave |
| 第 1 著者 氏名（和/英） | 清水 一範 / Kazunori SHIMIZU |
| 第 1 著者 所属（和/英） | 早稲田大学大学院理工学研究科電子・情報通信学専攻 Dept. of Electronics, Information and Communication Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 内田 純平 / Jyunpei UCHIDA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学 Dept. of Computer and Science Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 宮岡 祐一郎 / Yuichiro MIYAOKA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院理工学研究科電子・情報通信学専攻 Dept. of Electronics, Information and Communication Engineering, Waseda University |
| 第 4 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 4 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学:早稲田大学理工学総合研究センター Advanced Research Institute for Science and Engineering, Waseda University:In this paper, we propose a Reconfigurable Adaptive FEC system with Interleave. For given correction capability t, we can realize an FEC CODEC system with optimal interleave depth by dynamically reconfiguring its architecture. The proposed Reconfigurable Adaptive FEC system can generate optimal interleaved RS codes which are more robust to burst errors than those generated by fixed hardware systems. Especially, we focus on optimization of RS decoders and propose a error correction architecture with an interleave. We estimated its effectiveness and efficiency through practical simulation. |
| 第 5 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 5 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学 Dept. of Computer and Science Engineering, Waseda University |
| 第 6 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 6 著者 所属（和/英） | 早稲田大学理工学部コンピュータ・ネットワーク工学 Dept. of Computer and Science Engineering, Waseda University |
| 発表年月日 | 2004/3/5 |
| 資料番号 | VLD2003-151 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 703 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |