講演名 | 2004/1/16 LUTの木構造に対するブーリアンマッチングアルゴリズムについて(FPGAとその応用及び一般) 松永 裕介, |
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抄録(和) | 本稿では,与えられた論理関数を実現するLUT(Look-up Table)の回路を生成するアルゴリズムについて述べる.提案するアルゴリズムは二分決定グラフを用いて論理関数の直交な分解を列挙するアルゴリズムを応用したもので,2個のLUTで実現できる関数に関しては必ずその構造を求めることができる.3個以上のLUTを必要とする関数に対しては必ずしも最適解を見つける保証はないヒューリスティックアルゴリズムであるが,ベンチマーク回路を用いた実験では回路の構造のみに基づくアルゴリズムよりもより少ないブロック数の回路を生成している. |
抄録(英) | This paper presents an algorithm for generating a tree structure of Look-up Tables (LUTs) realizing a given logic function. The proposed algorithm, which is an application of an efficient algorithms for disjoint decomposition using Binary Decision Diagrams, can find the minimum solutions for any functions whose realization circuits require only two LUTs. For functions whose realization circuits require three or more LUTs, the algorithm does not guarantee to find the minimum solutions, however, the experimental results show that on avarage the proposed algorithm outperforms existing structural based algorithm. |
キーワード(和) | FPGA / 二分決定グラフ / 関数分解 / テクノロジマッピング |
キーワード(英) | FPGA / Binary Decision Diagrams / functional decomposition / technology mapping |
資料番号 | VLD2003-128,CPSY2003-37 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 2004/1/16(から1日開催) |
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講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | LUTの木構造に対するブーリアンマッチングアルゴリズムについて(FPGAとその応用及び一般) |
サブタイトル(和) | |
タイトル(英) | On a Boolean matching algorithm for LUT trees |
サブタイトル(和) | |
キーワード(1)(和/英) | FPGA / FPGA |
キーワード(2)(和/英) | 二分決定グラフ / Binary Decision Diagrams |
キーワード(3)(和/英) | 関数分解 / functional decomposition |
キーワード(4)(和/英) | テクノロジマッピング / technology mapping |
第 1 著者 氏名(和/英) | 松永 裕介 / Yusuke MATSUNAGA |
第 1 著者 所属(和/英) | 九州大学システムLSI研究センター System LSI Research Center, Kyushu University |
発表年月日 | 2004/1/16 |
資料番号 | VLD2003-128,CPSY2003-37 |
巻番号(vol) | vol.103 |
号番号(no) | 579 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |