| 講演名 | 2004/1/15 Design of Producer-order Parallel Queue Processor Architecture , |
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| 抄録(和) | |
| 抄録(英) | In this paper we describe the design of Producer-order Parallel Queue Processor architecture. It is based on Producer-order Queue Computational Model, which uses Queue (FIFO memory) instead of registers as an intermediate storage of operands. Short program length, ILP orientation, and simple instruction issue mechanism are its main advantages, especially if the target is embedded system. Our processor successfully deals with complexity of superscalar machines. |
| キーワード(和) | |
| キーワード(英) | Queue Computational Model / Parallel Queue Processor / ILP / code size |
| 資料番号 | VLD2003-117,CPSY2003-26 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/1/15(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Design of Producer-order Parallel Queue Processor Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Queue Computational Model |
| 第 1 著者 氏名（和/英） | / Arsenij MARKOVSKIJ |
| 第 1 著者 所属（和/英） | Graduate School of Information Systems, University of Electro-Communications |
| 発表年月日 | 2004/1/15 |
| 資料番号 | VLD2003-117,CPSY2003-26 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 578 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |