| 講演名 | 2004/1/15 プロセッサにおける配線の再構成可能性の利用について(FPGAとその応用及び一般) 原田 恭典, 木村 晋二, 柳澤 政生, |
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| 抄録(和) | 本稿では,プロセッサにハードウェア的な再構成可能性を導入する手法を提案する.プロセッサの性能を左右する要素として,演算器の性能の他に,演算器やレジスタを接続する配線構造がある.これまでプロセッサの構成を変更する場合は,演算に着目されることが多かったが,応用によっては配線の影響が大きいものも多い.そこでここでは配線の再構成可能性に着目し,ビットレベルのデータ処理に必要な再構成可能な配線機構を導入する.これは,再構成可能なハードウェアの代表であるFPGAなどで用いられているスイッチングマトリクスに対応するものである.我々はこのハードウェアをバレルシフタとの類似性からバレルイクスチェンジャと呼ぶ.バレルイクスチェンジャは,n入力n出力で,任意の入出力間の接続ができるものである.これを装備したプロセッサでは,ワードデータのビットの完全置換で,設定のための命令を考慮しても10倍以上の高速化が得られる.本稿では,設計による性能評価の他にDESなどの応用に対してバレルイクスチェンジャの有効性を示す. |
| 抄録(英) | This paper proposes a reconfigurable interconnect unit for a general (and/or embedded) processor. The performance of a processor depends not only on the operational units but also on the interconnection between registers and operational units. When configuring a procesor architecture, we usually focus on the application specific operational units, but there are not a few applications on which the effect of the interconnection is larger than that of the operational units. So we focus on the reconfigurability in the interconnect architecture and we introduce a reconfigurable interconnect unit for the bit-level data procassing. The unit corresponds to a switch-matrix in FPGA and is called as a barrel-exchanger because of the similarity to a barrel-shifter. An n-bit barrel-exchanger has n inputs and n outputs, and any connection between inputs and outputs can be obtained. A processor with a barrel-exchanger gains more than 10 times speed-up for the bit substitution and for DES encription. We also show the area estimation of 8, 16, 32 and 64 bit barrel exchangers. |
| キーワード(和) | 応用指向プロセッサ / 再構成可能接続 / バレルイクスチェンジャ / ビット置換 / 配線装置 |
| キーワード(英) | Application Specific Procassor / Reconfigurable interconnect / Barrel exchanger / Bit substitution / Wriring unit |
| 資料番号 | VLD2003-114,CPSY2003-23 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2004/1/15(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | プロセッサにおける配線の再構成可能性の利用について(FPGAとその応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Reconfigurable Interconnection and Its Application to the Bit-Exchange Unit in a Processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 応用指向プロセッサ / Application Specific Procassor |
| キーワード(2)（和/英） | 再構成可能接続 / Reconfigurable interconnect |
| キーワード(3)（和/英） | バレルイクスチェンジャ / Barrel exchanger |
| キーワード(4)（和/英） | ビット置換 / Bit substitution |
| キーワード(5)（和/英） | 配線装置 / Wriring unit |
| 第 1 著者 氏名（和/英） | 原田 恭典 / Yasunori HARADA |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Enginneering, Waseda University |
| 第 2 著者 氏名（和/英） | 木村 晋二 / Shinji KIMURA |
| 第 2 著者 所属（和/英） | 早稲田大学大学院情報生産システム研究科 Grad. School of IPS, Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Enginneering, Waseda University |
| 発表年月日 | 2004/1/15 |
| 資料番号 | VLD2003-114,CPSY2003-23 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 578 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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