| 講演名 | 2003/11/21 アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) 野島 隆志, 朱 小科, 高島 康裕, 中武 繁寿, 梶谷 洋司, |
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| 抄録(和) | 本稿では,アナログIC設計において,熟練技術者の設計ノウハウを取り入れることにより,品質が人手設計に匹敵する自動素子配置手法を提案する.素子配置の表現手法にはシーケンスペア法を利用する.回路図上から機能クラスタ(素子集合)を抽出し,素子の隣接制約としてシーケンスペア上で定式化する.提案手法の鍵は,素子の隣接制約を課しても高密度な配置を実現できることにある.また,配置最適化においては,熟練技術者がレイアウト品質の尺度として利用する複数の評価を導入する.評価間のトレードオフを解消するために,多段階シミユレーテッドアニーリングを適用する.人手配置との比較実験では,提案手法は人手設計に比べ,面積を10.8%,配線長を6.8%削減し,設計時間を1/730に短縮し,その優位性を示した. |
| 抄録(英) | This paper is aiming at developing a device-level placement for analog circuit design which achieves comparable quality to manual designs by experts. It extracts a set of clusters from a circuit schema as experts do. We provide a multi-level placement based on the Sequence-Pair by relaxing the shape of clusters from rectangles and allowing boundaries of clusters to be 'jagged'. The quality of placement is evaluated by a multi-objective according to an expert's guideline. We adopt a multi-step simulated annealing to balance a trade-off between the objectives. In experiments, we tested the placement for industrial examples. It attained placements better than those by manual on the average by 10.8% and 6.8% with respect to area and net-length, respectively. It also achieved 1/730 layout time compared with the time by manual. |
| キーワード(和) | アナログICレイアウト / 素子配置 / シーケンスペア / クラスタ制約 / 多段階シミュレーテッドアニーリング |
| キーワード(英) | analog IC layout / device-level placement / sequence-pair / cluster constraint / multi-step simulated annealing |
| 資料番号 | VLD2003-102 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/11/21(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Multi-Level Placement with Circuit Schema Based Clustering in Analog IC Layouts |
| サブタイトル（和） | |
| キーワード(1)（和/英） | アナログICレイアウト / analog IC layout |
| キーワード(2)（和/英） | 素子配置 / device-level placement |
| キーワード(3)（和/英） | シーケンスペア / sequence-pair |
| キーワード(4)（和/英） | クラスタ制約 / cluster constraint |
| キーワード(5)（和/英） | 多段階シミュレーテッドアニーリング / multi-step simulated annealing |
| 第 1 著者 氏名（和/英） | 野島 隆志 / Takashi NOJIMA |
| 第 1 著者 所属（和/英） | エスアイアイ・イーディーエー・テクノロジ株式会社:北九州市立大学国際環境工学部情報メディア工学科 SII EDA Technologies Inc.:Dept. of Information and Media Science, The University of Kitakyushu |
| 第 2 著者 氏名（和/英） | 朱 小科 / Xiaoke ZHU |
| 第 2 著者 所属（和/英） | エスアイアイ・イーディーエー・テクノロジ株式会社 SII EDA Technologies Inc. |
| 第 3 著者 氏名（和/英） | 高島 康裕 / Yasuhiro TAKASHIMA |
| 第 3 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Dept. of Information and Media Science, The University of Kitakyushu |
| 第 4 著者 氏名（和/英） | 中武 繁寿 / Shigetoshi NAKATAKE |
| 第 4 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Dept. of Information and Media Science, The University of Kitakyushu |
| 第 5 著者 氏名（和/英） | 梶谷 洋司 / Yoji KAJITANI |
| 第 5 著者 所属（和/英） | 北九州市立大学国際環境工学部情報メディア工学科 Dept. of Information and Media Science, The University of Kitakyushu |
| 発表年月日 | 2003/11/21 |
| 資料番号 | VLD2003-102 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |