| 講演名 | 2003/11/21 自動合成を指向した階層型マルチプロセッサアーキテクチャとその設計(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) 大川 大介, 西門 秀人, 原武 弘, 加藤 俊之, 山内 寛紀, |
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| 抄録(和) | C言語で記述されたプログラムからリアルタイム処理向けマルチプロセッサシステムの自動合成を行うシステムを提案している.本システムでは,様々なマルチプロセッサの規模に柔軟に対応できる,階層的なネットワーク構造を持つ分散メモリ型マルチプロセッサアーキテクチャを採用している.また,分散メモリ型マルチプロセッサでは,PE(プロセッサエレメント)間通信によるオーバーヘッドがマルチプロセッサ全体の処理性能に影響するため,PE間通信を効率よく行うことが求められる.今回,PEアーキテクチャとPE間ネットワークSWの検討とその設計を行い,FFTプログラムを用いたシミュレーションによる性能評価実験を行ったので報告する. |
| 抄録(英) | We proposed a multi-processor system based software and hardware co-design platform intended for generating real-time applications. In this system, we adopt the distributed memory type multi-processor architecture with hierarchical network which can respond to the various scale of multi-processor fiexibly. In a distributed memory type multi-processor, since the overhead by communication between PEs (Processor Element) influences the processing performance of multi-processor system, performing communication between PEs efficiently is called for. We have examined and designed a PE architecture and PE network SW, and we have experimented performance comparison by simulation with FFT program. So we are reporting here. |
| キーワード(和) | マルチプロセッサシステム / ハードウェア/ソフトウェア自動合成 / システムオンチップ |
| キーワード(英) | Multi-processor system / Hardware-Software Co-design / System on Chip |
| 資料番号 | VLD2003-88 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/11/21(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 自動合成を指向した階層型マルチプロセッサアーキテクチャとその設計(コデザイン及びアーキテクチャ)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Design of Hierarchical Multi-processor architecture for Automatic Generation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | マルチプロセッサシステム / Multi-processor system |
| キーワード(2)（和/英） | ハードウェア/ソフトウェア自動合成 / Hardware-Software Co-design |
| キーワード(3)（和/英） | システムオンチップ / System on Chip |
| 第 1 著者 氏名（和/英） | 大川 大介 / Daisuke OKAWA |
| 第 1 著者 所属（和/英） | 立命館大学VLSIセンター VLSI center, Ritsumeikan University |
| 第 2 著者 氏名（和/英） | 西門 秀人 / Hideto NISHIKADO |
| 第 2 著者 所属（和/英） | 立命館大学VLSIセンター VLSI center, Ritsumeikan University |
| 第 3 著者 氏名（和/英） | 原武 弘 / Takehiro HARA |
| 第 3 著者 所属（和/英） | 立命館大学VLSIセンター VLSI center, Ritsumeikan University |
| 第 4 著者 氏名（和/英） | 加藤 俊之 / Toshiyuki KATO |
| 第 4 著者 所属（和/英） | 立命館大学VLSIセンター VLSI center, Ritsumeikan University |
| 第 5 著者 氏名（和/英） | 山内 寛紀 / Hironori YAMAUCHI |
| 第 5 著者 所属（和/英） | 立命館大学VLSIセンター VLSI center, Ritsumeikan University |
| 発表年月日 | 2003/11/21 |
| 資料番号 | VLD2003-88 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |