| 講演名 | 2003/5/8 システムLSI用CPUコアの設計(システム設計及び一般) 前田 一樹, 柏井 啓嗣, 浅上 雅史, 恩田 周平, 國信 茂郎, |
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| 抄録(和) | Verilog-HDLを用いて32ビットRISCマイクロプロセッサのコアをトップダウン設計により行った。具体的には、データパス、および制御部のHDLによる各構成要素の設計と各構成要素の接続による上位階層での全体の実現である。その後、テストベンチの記述とシミュレーション、論理合成とFPGAによる配置配線を行った。本設計の目的は(1)種々の応用に適応するシステムLSI用コアを用意すること。(2)学生の設計教育のためのひな形を用意することである。 |
| 抄録(英) | We have proposed a topdown design from RTL to layout using Verilog HDL. Target is a 32-bit RISC processor. The processor is a core of system LSI and a model for education. The design covers (1) HDL description of data path and control unit, (2) Test bench description, (3) Simulation (4) Logic synthesis, and (5) Place and route for FPGA. |
| キーワード(和) | HDL / トップダウン設計 / マイクロプロセッサコア / システムLSI |
| キーワード(英) | HDL / Topdown Design / Microprocessor Core / System LSI / FPGA |
| 資料番号 | VLD2003-4 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/5/8(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | システムLSI用CPUコアの設計(システム設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | |
| サブタイトル（和） | |
| キーワード(1)（和/英） | HDL / HDL |
| キーワード(2)（和/英） | トップダウン設計 / Topdown Design |
| キーワード(3)（和/英） | マイクロプロセッサコア / Microprocessor Core |
| キーワード(4)（和/英） | システムLSI / System LSI |
| 第 1 著者 氏名（和/英） | 前田 一樹 / Kazuki Maeda |
| 第 1 著者 所属（和/英） | 高知大学理学部 Faculty of Science, Kochi University |
| 第 2 著者 氏名（和/英） | 柏井 啓嗣 / Hiroaki Kashiwai |
| 第 2 著者 所属（和/英） | 高知大学理学部 Faculty of Science, Kochi University |
| 第 3 著者 氏名（和/英） | 浅上 雅史 / Masafomi Asami |
| 第 3 著者 所属（和/英） | 高知大学理学部 Faculty of Science, Kochi University |
| 第 4 著者 氏名（和/英） | 恩田 周平 / Shuhei Onda |
| 第 4 著者 所属（和/英） | 高知大学理学部 Faculty of Science, Kochi University / |
| 第 5 著者 氏名（和/英） | 國信 茂郎 / Shigeo Kuninobu |
| 第 5 著者 所属（和/英） | 高知大学理学部 |
| 発表年月日 | 2003/5/8 |
| 資料番号 | VLD2003-4 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 40 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |