| 講演名 | 2003/9/22 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路シミュレーション及び一般) 國清 辰也, 渡邊 哲也, 金本 俊幾, 朝里 浩靖, 白田 光利, 永久 克己, 味岡 佳英, 牧野 博之, 石川 清志, 岩出 秀平, 井上 靖朗, |
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| 抄録(和) | 90nmテクノロジーノードの銅配線は,0PCやCMP等に起因するレイアウト依存性があるため,同じ配線幅でも配線ピッチによってtypicalな断面形状が異なり,マスク上,同じ配線間距離でも同層カップリング容量が変わる.そこで,同層間カップリング容量と上下層間カップリング容量を分離して測定できることを特徴とするCBCM (Charge Based Capacitance Measurement)法によるTEGを考案し,同TEGによる配線容量を再現する配線断面形状,および,仕上がり配線間スペース幅の配線ピッチ依存性を非破壊インバース・モデリングにより抽出した.その結果,配線容量誤差を約1%程度以内でLPE (Layout Parameter Extraction)に反映させることができた. |
| 抄録(英) | Width and height of copper interconnect largely depend on the pitch of the interconnect because fluctuation due to OPC and CMP process is very sensitive to the pitch of the interconnect as well as local layout patters around the interconnect. An object of the present study is to provide a capacitance measurement circuit which decomposes total parasitic capacitance into intralayer and interlayer coupling capacitance, respectively. In addition, we demonstrate non-destructive inverse modeling of copper interconnect cross-sectional structure, which reporoduces the pitch dependence of the intralayer and interlayer coupling capacitance in 90nm technology node process. The proposed approach ensures the accuracy of LPE within about 1% error. |
| キーワード(和) | 配線 / 非破壊インバース・モデリング / カップリング容量 / 0PC / CMP / LPE |
| キーワード(英) | Interconnect / Non-destructive inverse modeling / Coupling capacitance / OPC / CMP / LPE |
| 資料番号 | VLD2003-62 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/9/22(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 90nmテクノロジーノードによる銅配線形状の非破壊インバース・モデリング(プロセス・デバイス・回路シミュレーション及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Non-Destructive Inverse Modeling of Cu interconnect structure in 90nm Technology Node |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 配線 / Interconnect |
| キーワード(2)（和/英） | 非破壊インバース・モデリング / Non-destructive inverse modeling |
| キーワード(3)（和/英） | カップリング容量 / Coupling capacitance |
| キーワード(4)（和/英） | 0PC / OPC |
| キーワード(5)（和/英） | CMP / CMP |
| キーワード(6)（和/英） | LPE / LPE |
| 第 1 著者 氏名（和/英） | 國清 辰也 / Tatsuya KUNIKIYO |
| 第 1 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 2 著者 氏名（和/英） | 渡邊 哲也 / Tetsuya WATANABE |
| 第 2 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 3 著者 氏名（和/英） | 金本 俊幾 / Toshiki KANAMOTO |
| 第 3 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 4 著者 氏名（和/英） | 朝里 浩靖 / Hiroyasu ASAZATO |
| 第 4 著者 所属（和/英） | (株)ルネサスデバイスデザイン Renesas Device Design |
| 第 5 著者 氏名（和/英） | 白田 光利 / Mitsutoshi SHIROTA |
| 第 5 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 6 著者 氏名（和/英） | 永久 克己 / Katsumi EIKYU |
| 第 6 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 7 著者 氏名（和/英） | 味岡 佳英 / Yoshihide AJIOKA |
| 第 7 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 8 著者 氏名（和/英） | 牧野 博之 / Hiroshi MAKINO |
| 第 8 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 9 著者 氏名（和/英） | 石川 清志 / Kiyoshi ISHIKAWA |
| 第 9 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 第 10 著者 氏名（和/英） | 岩出 秀平 / Shuhei IWADE |
| 第 10 著者 所属（和/英） | 大阪工業大学 Osaka Institute of Technology |
| 第 11 著者 氏名（和/英） | 井上 靖朗 / Yasuo INOUE |
| 第 11 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Corp. |
| 発表年月日 | 2003/9/22 |
| 資料番号 | VLD2003-62 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 337 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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