| 講演名 | 2003/6/20 組み込みプロセッサのためのパイプライン段数最小化アルゴリズム(信号処理,LSI,及び一般) 安部 公章, 坂主 圭史, 武内 良典, 今井 正治, |
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| 抄録(和) | 組み込みシステムの設計には,用途に応じた命令や演算器を追加して処理性能を高めた特定用途向けプロセッサが使用され,面積,動作周波数,消費電力等の設計制約を満たすプロセッサを,短期間で設計することが求められている.このような特定用途向けプロセッサでは,パイプラインアーキテクチャを採用することが多く,命令ごとの演算やデータ転送をマイクロ動作で記述し,パイプラインプロセッサのHDL記述を自動生成する特定用途向けプロセッサ設計システムASIP Meisterが提案されている.本研究では,マイクロ動作記述を入力として,設計制約として与えられた最大遅延時間を満たし,かつ,パイプラインステージ数最小のリソース割り付け手法を提案する.提案手法では,リソースの使用順序と割り付けステージに矛盾がなく,各命令が各ステージで使用するリソースの遅延時間の合計が最大遅延時間以下であるようなステージ割り付けを,すべてのステージ割り付けの組合せを調べることでステージ割り付けを行う.評価実験により,20個のリソースを持つプロセッサに対して,ステージ数最小となるリソース割り付けを約5秒以内で得ることができ,本手法の有効性を確認した. |
| 抄録(英) | In the embedded system design, application specific instruction-set processors (ASIPs) which consist of application specific instructions and hardware resources are embedded to various systems. To achieve high performance and high flexibility, the pipeline architecture is often employed in ASIPs design, and the ASIP design environment, ASIP Meister, that automatically generates HDL of ASIP from micro-operation descriptions was proposed. In this paper, the resource allocation method, that allocates resources to pipeline stages of the processor with the minimum number of stages which satisfies the given maximum delay time constraint, is proposed. The proposed method searches the rosource allocation which satisfy the given maximum delay time and is the minimum number of pipeline stages for all varieties of resource allocations. Experimental results show that, the proposed method minimizing the number in short time under the delay constraint. five seconds confirming effectiveness of the method. |
| キーワード(和) | 組み込みプロセッサ / パイプライン / スケジューリング / 設計最適化 / ASIP Meister |
| キーワード(英) | Embedded Processor / Pipeline / Scheduling / Design Optimization / ASIP Meister |
| 資料番号 | CAS2003-30,VLD2003-40,DSP2003-60 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/6/20(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 組み込みプロセッサのためのパイプライン段数最小化アルゴリズム(信号処理,LSI,及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Pipeline Stage Minimization Algorithm for Embedded Processors |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 組み込みプロセッサ / Embedded Processor |
| キーワード(2)（和/英） | パイプライン / Pipeline |
| キーワード(3)（和/英） | スケジューリング / Scheduling |
| キーワード(4)（和/英） | 設計最適化 / Design Optimization |
| キーワード(5)（和/英） | ASIP Meister / ASIP Meister |
| 第 1 著者 氏名（和/英） | 安部 公章 / Masaaki ABE |
| 第 1 著者 所属（和/英） | 大阪大学大学院情報科学研究科情報システム工学専攻 Department of Information Systems Engineering Graduate School of Information Science and Technology, Osaka University |
| 第 2 著者 氏名（和/英） | 坂主 圭史 / Keishi SAKANUSHI |
| 第 2 著者 所属（和/英） | 大阪大学大学院情報科学研究科情報システム工学専攻 Department of Information Systems Engineering Graduate School of Information Science and Technology, Osaka University |
| 第 3 著者 氏名（和/英） | 武内 良典 / Yoshinori TAKEUCHI |
| 第 3 著者 所属（和/英） | 大阪大学大学院情報科学研究科情報システム工学専攻 Department of Information Systems Engineering Graduate School of Information Science and Technology, Osaka University |
| 第 4 著者 氏名（和/英） | 今井 正治 / Masaharu IMAI |
| 第 4 著者 所属（和/英） | 大阪大学大学院情報科学研究科情報システム工学専攻 Department of Information Systems Engineering Graduate School of Information Science and Technology, Osaka University |
| 発表年月日 | 2003/6/20 |
| 資料番号 | CAS2003-30,VLD2003-40,DSP2003-60 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 145 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |