| 講演名 | 2003/6/19 シミュレーテッド・アニーリング法を用いたセル概略配置の座標精度に関する検討(信号処理,LSI,及び一般) 中谷 友樹, 秋濃 俊郎, 豊永 昌彦, |
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| 抄録(和) | スタンダード・セル方式の大規模集積回路のセル配置処理は、概略配置と詳細配置から構成される。概略配置では、セルの大まかな位置が決められ、詳細配置へも重要な影響を与える。しかしその座標精度について、われわれの知る限り議論されていない。そこでわれわれは、概略配置において、シミュレーテッド・アニーリング法を用いた総配線長のコスト関数による最適化過程の中で、その座標精度を配置スロット幅として規定した12,000～69,000個のセル数を持つ8種のベンチマーク回路を用いた詳細なコンピュータ実験を行なって最終解を求めた。その結果、約2.5個×平均セル幅のスロット幅において、総配線長が最小になることを見出したのでここに報告する。シミュレーテッド・アニーリング法の温度冷却スケジュールをO.92から0.97まで調べたが、この最適なスロット幅と最終コストはほぼ変わらない。本報告では、以上の実験結果と、その最適なスロット幅とセル横幅による最終解への影響について論ずる。 |
| 抄録(英) | Cell placement for Very Large Scale Integrated circuits (VLSI) based on a standard-cell approach consists of global and detailed placements. This global placement determines an approximate cell position and may have some effects to the final result of detailed placement. As far as we can know, there is no reference that the accuracy of a cell position at the stage of global placement was sufficiently studied. Then, we define the approximate cell position as a unit of the width of placement slot in the optimization process of Simulated Annealing (SA), using the cost function of a total wire length. Thus, we try to find the final costs in details by the computer experiments using 8 benchmark circuits with 12,000～69,000 cells. We can conclude that the final cost of the total wire length reaches to the minimum value with the optimized slot width, which is around {2.5 ×(average cell width)}. Although the SA implementations are done using the values of 0.92 to 0.97 as temperature parameters of cooling schedule, we can get the almost same slot widths and final costs. In this paper, we will discuss the above experiment results and influences to the final costs due to the optimized slot width. |
| キーワード(和) | シミュレーテッド・アニーリング / スロット / 温度冷却スケジュール |
| キーワード(英) | Simulated Anneaiing / Slot / Cooling Schedule |
| 資料番号 | CAS2003-18,VLD2003-28,DSP2003-48 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/6/19(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | シミュレーテッド・アニーリング法を用いたセル概略配置の座標精度に関する検討(信号処理,LSI,及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Study on the Accuracy of an Approximate Cell Position by Global Placement Using Simulated Annealing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | シミュレーテッド・アニーリング / Simulated Anneaiing |
| キーワード(2)（和/英） | スロット / Slot |
| キーワード(3)（和/英） | 温度冷却スケジュール / Cooling Schedule |
| 第 1 著者 氏名（和/英） | 中谷 友樹 / Tomoki NAKAYA |
| 第 1 著者 所属（和/英） | 近畿大学大学院生物理工学研究科電子システム情報工学専攻 Program in Electronic System and Information Engineering, The Graduate School of Biology-Oriented Science and Technology, Kinki University |
| 第 2 著者 氏名（和/英） | 秋濃 俊郎 / Toshiro AKINO |
| 第 2 著者 所属（和/英） | 近畿大学大学院生物理工学研究科電子システム情報工学専攻 Program in Electronic System and Information Engineering, The Graduate School of Biology-Oriented Science and Technology, Kinki University |
| 第 3 著者 氏名（和/英） | 豊永 昌彦 / Masahiko TOYONAGA |
| 第 3 著者 所属（和/英） | 高知大学理学部数理情報科学科 Department of Information Science, Faculty of Science, Kochi University |
| 発表年月日 | 2003/6/19 |
| 資料番号 | CAS2003-18,VLD2003-28,DSP2003-48 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 144 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |