| 講演名 | 2003/2/27 複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(システムオンシリコン設計技術並びにこれを活用したVLSI) 松本 洋平, 正本 亮, |
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| 抄録(和) | FPGAはASICに比較して低速で,集積可能な論理規模が小さい.その主な原因は配線スイッチであり,それを構成するトランジスタのゲート幅の最適化は垂要である.従来,最適化においては,パストランジスタスイッチはすべて単一のゲート幅が仮定されできた.本研究では複数ゲート幅の混在する構造を考案し,従来の構造と比較して,動作速度において約20%上回る結果を得た. |
| 抄録(英) | The operating speed and packaging density of logic circuits implemented, by FPGAs are lower than that of logic circuits implemented by ASICs. Such weak points of FPGAs are almost due to routing switches, therefore its transistor sizing becomes essential. Previous works studied this problem assuming that all the routing switches have uniform gate width. In this work, a new routing architecture is proposed assuming multiple gate widths. Compared with the conventional architecture, critical path delays can be reduced by about 20%. |
| キーワード(和) | FPGA / 配線スイッチ / パストランジスタ / Elmore遅延 |
| キーワード(英) | FPGA / Routineg Switch / Pass Transistor / Elmore Delay |
| 資料番号 | VDL2002-153,ICD2002-218 |
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| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/2/27(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上(システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | FPGA Speed Improvement mixing Multiple Gate Width Routing Switches |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 配線スイッチ / Routineg Switch |
| キーワード(3)（和/英） | パストランジスタ / Pass Transistor |
| キーワード(4)（和/英） | Elmore遅延 / Elmore Delay |
| 第 1 著者 氏名（和/英） | 松本 洋平 / Yohei MATSUMOTO |
| 第 1 著者 所属（和/英） | 岡山大学大学院自然科学研究科 Graduate School of Natural Science and Technology, Okayam a University |
| 第 2 著者 氏名（和/英） | 正本 亮 / Akira MASAKI |
| 第 2 著者 所属（和/英） | 岡山大学工学部 Faculty of Engineering, Okayama University |
| 発表年月日 | 2003/2/27 |
| 資料番号 | VDL2002-153,ICD2002-218 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 683 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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