| 講演名 | 2003/1/22 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案 仲里 常智, 島尻 寛之, 吉田 たけお, |
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| 抄録(和) | 乗算器の高速化手法として冗長2進表現を用いる手法は,VLSI化に適しているという特徴を持つため,近年注目を集めている.本稿では,冗長2進表現を用いた乗算器(冗長2進乗算器)の高速化手法として,2次のBooth法との組み合わせを考慮した手法について検討する.Booth法を適用した冗長2進乗算器では,乗数2桁毎に1つの部分積を生成し,それらの加算を繰り返す.そこで本橋では,Booth法を適用した冗長2進乗算器を高速化するために,部分積の加算を高速に行える冗長2進表現について検討する.提案到去を適用した配列型冗長2進乗算器の評価を行った結果,通常の冗長2進乗算器に比べ遅延時間が約53%,回路面積が約56%それぞれ削減できることが分かった. |
| 抄録(英) | Accelerating methods that use a redundant binary representation for multipliers are good for VLSI implementation and have been concentrated lately. We examine an accelerating method for redundant binary multipliers using second order Booth's method. At a redundant binary multiplier which Booth's method is applied to, partial products are generated by every two digit of a multiplier and are accumulated. In this paper, we consider a redundant binary renresentation that makes additions of partial products fast in order to accelerate a redundant binary multiplier which Booth's method is applied to. We evaluate delay time and circuit area of proposed redundant binary array multiplier. As a result, delay time and circuit area are reduced about 53% and 56%, respectively. |
| キーワード(和) | 冗長2進表現 / 冗長2進乗算器 / Booth法 / 部分積 / 中間和演算 |
| キーワード(英) | Redundant Binary Representation / Redundant Binary Multiplier / Booth's Method / Partial Product / Intermediate Sum Operation |
| 資料番号 | VLD20002-131,CPSY2002-84 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/1/22(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 冗長2進加算における中間和演算を省略した高速冗長2進乗算器の提案 |
| サブタイトル（和） | |
| タイトル（英） | A Fast Redundant Binary Multiplier Excluding the Intermediate Sum Operation of Randundant Binary Adders |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 冗長2進表現 / Redundant Binary Representation |
| キーワード(2)（和/英） | 冗長2進乗算器 / Redundant Binary Multiplier |
| キーワード(3)（和/英） | Booth法 / Booth's Method |
| キーワード(4)（和/英） | 部分積 / Partial Product |
| キーワード(5)（和/英） | 中間和演算 / Intermediate Sum Operation |
| 第 1 著者 氏名（和/英） | 仲里 常智 / Tsunetomo NAKAZATO |
| 第 1 著者 所属（和/英） | 琉球大学工学部情報工学科 Department of Information Engineering, University of the Ryukyus |
| 第 2 著者 氏名（和/英） | 島尻 寛之 / Hiroyuki SHIMAJIRI |
| 第 2 著者 所属（和/英） | 琉球大学工学部情報工学科 Department of Information Engineering, University of the Ryukyus |
| 第 3 著者 氏名（和/英） | 吉田 たけお / Takeo YOSHIDA |
| 第 3 著者 所属（和/英） | 琉球大学工学部情報工学科 Department of Information Engineering, University of the Ryukyus |
| 発表年月日 | 2003/1/22 |
| 資料番号 | VLD20002-131,CPSY2002-84 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 609 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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