| 講演名 | 2003/1/21 暗号化アルゴリズムRijndealのハードウェア実装と評価 下村 高範, 阿部 公輝, |
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| 抄録(和) | 暗号化アルゴリズムRijndaelをVLSIに実装するときの回路規模とスループットを評価した. Verilog-HDLを用いてアルゴリズムを記述し,論理合成ツールにかけて面積と遅延時間を求めた. S-Boxはcase文を用い関数テーブルとして記述した. 0.35μm CMOS スタンダードセルライブラリを用いて合成した結果,28ビット鍵のRijndaelアルゴリズムが,26.3Gbpsの処理速度で実装できることが分かった.ゲート当たりスループットは2入力NAND換算で97.4Mbps/Kgateとなった. |
| 抄録(英) | The area and time of VLSl implementations of the Rijndael block cipher algorithm have been evaluated by describing the algorithm in Verilog-HDL and synthesizing the descriptions. The S-Box was descriped as a function table using case statements. Using a 0.35μm CMOS standard-cell library for the synthesis, we obtained a VLSI realization which performs the encryption at a rate of 26.3 Gbps with the key length of 128 bits. The throughput per 2-input NAND gate of the implementation was found to be 97.4Mbps/Kgate. |
| キーワード(和) | AES / Rijndeal / ブロック暗号 / ハードウェア実装 |
| キーワード(英) | AES / Rijndeal / Block cipher / Hardware implementation |
| 資料番号 | VLD2002-122,CPSY2002-75 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2003/1/21(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 暗号化アルゴリズムRijndealのハードウェア実装と評価 |
| サブタイトル（和） | |
| タイトル（英） | Hardware Implementation of Rijndeal and Its Evaluation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | AES / AES |
| キーワード(2)（和/英） | Rijndeal / Rijndeal |
| キーワード(3)（和/英） | ブロック暗号 / Block cipher |
| キーワード(4)（和/英） | ハードウェア実装 / Hardware implementation |
| 第 1 著者 氏名（和/英） | 下村 高範 / Takanori SHIMOMURA |
| 第 1 著者 所属（和/英） | 電気通信大学情報工学科 Department of Computer Science, The University of Eelctro-Communications |
| 第 2 著者 氏名（和/英） | 阿部 公輝 / Koki ABE |
| 第 2 著者 所属（和/英） | 電気通信大学情報工学科 Department of Computer Science, The University of Eelctro-Communications |
| 発表年月日 | 2003/1/21 |
| 資料番号 | VLD2002-122,CPSY2002-75 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 608 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |