| 講演名 | 2002/11/21 全並列型最小マンハッタン距離検索連想メモリ 矢野 祐二, 溝上 政弘, 本田 稔, 小出 哲士, マタウシュ ハンス ユルゲン, |
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| 抄録(和) | kビット×Wユニットの入力データとR個の参照データの間の最小距離検索はパターン認識やデータ圧縮において基本的なオペレーションである.そのためデータベースの中から入力データに対して最も類似したデータを高速に検索する機能の実現は,今後の高度な知的情報処理のために重要である.本稿ではアナログ・ディジタル混載の全並列型アーキテクチャを用いた最小マンハッタン距離検索連想メモリを提案する.提案連想メモリでは入力データと参照データのワード比較をディジタル処理で全並列に行い,最小距離検索をアナログ処理で一括して行うことで高速検索を実現している.テストチップを3層配線0.35μm CMOS技術を用いて設計した結果,全体のレイアウト面積が8.6mm^2となり,最小距離検索回路は0.99mm^2(全体の11.5%)の小面積で実現した.またHSPICEシミュレーションにより評価を行った結果,128個の参照データ(5ビット×16ユニット)に対して,検索データと最も類似したデータを検索する時間は240nsec以下であり,32-bitコンピュータで同じ負荷の計算を行わせた場合に20GOPS/mm^2の性能を得た.このときの消費電力は30.2mW/mm^2であった. |
| 抄録(英) | Finding the nearest-match between an input-data word of k * W bit length and a number R of reference-data words is a basic operation for pattern recognition as well as data compression. Further, it is important for future advanced intelligent imformation processing to realize this nearest-match functionality with fast and compact hardware. This paper presents a mixed-analog-digital asociative memory which uses a fully-parallel processing architecture. The proposed associative memory performs high speed nearest-match search, in which digital processing is used up to the word comparison and analog processing is used for the winner-take-all function. A test chip was designed in 0.35μm CMOS technology with 3-metal layers. The nearest-match unit consumes 0.99mm^2 (11.5% of total design area), while the chip area is 8.6mm^2. The simulated winner-search time of this chip, the time to determine the best-matching reference-data word for an input-data word among a database of 128 reference words (5-bit, 16 units), is lower than 240nsec. This corresponds to a performance requirement of 20 GOPS/mm^2, if a 32-bit computer with the same chip area would have to run the same workload. Furthermore the power dissipation of the designed test chip is only about 30.2mW/mm^2. |
| キーワード(和) | アナログ・ディジタル混載回路 / 連想メモリ / マンハッタン距離 / 全並列検索 / パターン認識 |
| キーワード(英) | mixed-digital-analog circuits / associative memory / Manhattan distance / fully-parallel search / pattern recognition |
| 資料番号 | VLD2002-112 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/11/21(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 全並列型最小マンハッタン距離検索連想メモリ |
| サブタイトル（和） | |
| タイトル（英） | A Fully-Parallel Associative Memory for Minimum-Manhattan-Distance-Search |
| サブタイトル（和） | |
| キーワード(1)（和/英） | アナログ・ディジタル混載回路 / mixed-digital-analog circuits |
| キーワード(2)（和/英） | 連想メモリ / associative memory |
| キーワード(3)（和/英） | マンハッタン距離 / Manhattan distance |
| キーワード(4)（和/英） | 全並列検索 / fully-parallel search |
| キーワード(5)（和/英） | パターン認識 / pattern recognition |
| 第 1 著者 氏名（和/英） | 矢野 祐二 / Yuji YANO |
| 第 1 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research center for Nanodevices and Systems, Hiroshima University |
| 第 2 著者 氏名（和/英） | 溝上 政弘 / Masahiro MIZOKAMI |
| 第 2 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research center for Nanodevices and Systems, Hiroshima University |
| 第 3 著者 氏名（和/英） | 本田 稔 / Minoru HONDA |
| 第 3 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research center for Nanodevices and Systems, Hiroshima University |
| 第 4 著者 氏名（和/英） | 小出 哲士 / Tetsushi KOIDE |
| 第 4 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research center for Nanodevices and Systems, Hiroshima University |
| 第 5 著者 氏名（和/英） | マタウシュ ハンス ユルゲン / Hans Jurgen MATTAUSCH |
| 第 5 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research center for Nanodevices and Systems, Hiroshima University |
| 発表年月日 | 2002/11/21 |
| 資料番号 | VLD2002-112 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |