| 講演名 | 2002/11/21 FPGA/PLD間結線チェック手法 反田 浩一, 中山 彰二, |
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| 抄録(和) | 市場の動きが早いアプリケーションの開発では,設計変更が容易なFPGA/PLDが用いられている.FPGA/PLDは大規模・高機能化しているが,大規模なアプリケーションを形成するとなると,Pt基板に搭載するFPGA/PLDが増加するので,その結線数も増加し,千本を越えることもある.今回,FPGA/PLDの特徴を活かし,論理データを入力する以前に,結線チェック専用回路のみを書き込み,パターン配線を検証する結線チェック手法を構築した.本手法によって,配線ミス・論理ミスの切り分けを容易にすることが可能である。 |
| 抄録(英) | This paper describes a way of the effective check for wire connection between FPGAs/IPLDs on PCB. FPGAs/PLDs are effective in case that the logic is difficult to fix. However, if we used large number of FPGAs/PLDs, it should be difficult to find out wire connection error and design error. We established the wire-connection-checking-method between FPGAs/PLDs with the use of the compressed checking pattern and the expected value. This method will be easy to discover wire connection error and design error. |
| キーワード(和) | FPGA / PLD / 結線 / 結線チェック |
| キーワード(英) | FPGA / PLD / Connection / Connection Check |
| 資料番号 | VLD2002-101 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/11/21(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGA/PLD間結線チェック手法 |
| サブタイトル（和） | |
| タイトル（英） | The method of checking connections between FPGAs/PLDs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | PLD / PLD |
| キーワード(3)（和/英） | 結線 / Connection |
| キーワード(4)（和/英） | 結線チェック / Connection Check |
| 第 1 著者 氏名（和/英） | 反田 浩一 / Koichi TANDA |
| 第 1 著者 所属（和/英） | 富士通九州ディジタル・テクノロジ株式会社 Fujitsu Kyusyu Digital Technology Limited |
| 第 2 著者 氏名（和/英） | 中山 彰二 / Akitsugu NAKAYAMA |
| 第 2 著者 所属（和/英） | 富士通九州ディジタル・テクノロジ株式会社 Fujitsu Kyusyu Digital Technology Limited |
| 発表年月日 | 2002/11/21 |
| 資料番号 | VLD2002-101 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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