| 講演名 | 2002/11/21 階層BIST : 低オーバヘッドを実現するTest-per-clock BIST 山口 賢一, 井上 美智子, 藤原 秀雄, |
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| 抄録(和) | 本稿では,レジスタ転送レベル(RTL)回路に対する階層組込み自己テスト(BIST)のためのテスト容易化設計法を提案する.階層BISTは,回路中の各組合せ回路要素に対してテストパターン生成器、応答解析器を直接接続したBISTと等価な故障検出率を保証する手法である.ゲートレベルにおける組合せ回路要素単体に対するBISTの解析とRTLにおけるテストパターンおよび応答伝搬のための経路探索を組み合わせた手法である。この手法の利点は,高い故障検出率,小さいハードウェアオーバヘッドを達成できることである.本稿では,階層BISTのための可検査性として新たに時分割単一制御可検査性を提案し,テスト実行時間とハードウェアオーバヘッドの削減を行ない,実験により提案手法の有効性を示す. |
| 抄録(英) | In this paper, we propose a DFT method for hierarchical BIST for RTL circuits. In the hierarchical BIST approach the fault coverage is the same as when the TPG and RA are directly connected to each of the combinational module. We consider the testability on each combinational module under test (MUT) at gate level, and explore the propagation paths from TPG to MUT and the justification paths from MUT to RA at register transfer level(RTL). The advantage of these methods are that they achieve high fault coverage and lower hardware overhead than other related methods. In this paper, we propose a new testability for hierarchical BIST, time division concurrent single control testability to reduce test application time and hardware overhead. Experimental results are presented to demonstrate the effectiveness of our new approach. |
| キーワード(和) | テスト容易化設計 / レジスタ転送レベル / 組込み自己テスト / 単一制御並行可検査性 |
| キーワード(英) | design for testability / register transfer level / built-in self test / concurrent single-control testability |
| 資料番号 | VLD2002-87 |
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| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/11/21(から1日開催) |
| 開催地（和） | |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | 階層BIST : 低オーバヘッドを実現するTest-per-clock BIST |
| サブタイトル（和） | |
| タイトル（英） | Hierarchical BIST : Test-Per-Clock BIST with Low Overhead |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テスト容易化設計 / design for testability |
| キーワード(2)（和/英） | レジスタ転送レベル / register transfer level |
| キーワード(3)（和/英） | 組込み自己テスト / built-in self test |
| キーワード(4)（和/英） | 単一制御並行可検査性 / concurrent single-control testability |
| 第 1 著者 氏名（和/英） | 山口 賢一 / Ken-ichi YAMAGUCHI |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 井上 美智子 / Michiko INOUE |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 2002/11/21 |
| 資料番号 | VLD2002-87 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |