講演名 2002/11/21
レジスタ転送レベル回路に対する連続透明化設計
米田 友和, 藤原 秀雄,
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抄録(和) 本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能とする性質をいう.したがって,連続透明なコアがSoCに組み込まれた場合,そのコアはSoC内の他のコアへの連続テストアクセスのための経路として利用可能となる.連続テストアクセス可能なSoCは,コアおよび信号線に対して任意の故障モデルを対象とした任意のテスト系列が提供された場合でも,その系列を用いて想定した故障を完全にテストすることが可能である.また実験により,提案する連続透明化設計法による面積オーバーヘッドは,マルチプレクサを用いて入力から出力までの迂回路を実現した場合に比べ小さいことを示す.
抄録(英) This paper presents a design-for-consecutive-transparency method that makes a core(RTL circuit) consecutively transparent using integer linear programming. Consecutive transparency of a core guarantees consecutive propagation of arbitrary test/response sequences from the core inputs to the core outputs with some latency. Therefore, it is possible to apply/observe arbitrary test/response sequences to/from an embedded core consecutively at the speed of system clock by using interconnects and consecutively transparent cores in an SoC. Experimental results show that the proposed method introduces lower area overhead compared to the bypass method that adds direct paths from PIs to POs with multiplexers.
キーワード(和) テスト容易化設計 / システムオンチップ / テストアクセス機構 / 連続透明性 / 連続可検査性 / レジスタ転送レベル
キーワード(英) Design for Testability / Systems-on-a-Chip / Test Access Mechanism / Consecutive Transparency / Consecutive Testability / Register Transfer Level
資料番号 VLD2002-85
発行日

研究会情報
研究会 VLD
開催期間 2002/11/21(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 ENG
タイトル(和) レジスタ転送レベル回路に対する連続透明化設計
サブタイトル(和)
タイトル(英) Design for Consecutive Transparency of RTL Circuits
サブタイトル(和)
キーワード(1)(和/英) テスト容易化設計 / Design for Testability
キーワード(2)(和/英) システムオンチップ / Systems-on-a-Chip
キーワード(3)(和/英) テストアクセス機構 / Test Access Mechanism
キーワード(4)(和/英) 連続透明性 / Consecutive Transparency
キーワード(5)(和/英) 連続可検査性 / Consecutive Testability
キーワード(6)(和/英) レジスタ転送レベル / Register Transfer Level
第 1 著者 氏名(和/英) 米田 友和 / Tomokazu YONEDA
第 1 著者 所属(和/英) 奈良先端科学技術大学院大学情報科学研究科
Graduate School of Information Science, Nara Institute of Science and Technology
第 2 著者 氏名(和/英) 藤原 秀雄 / Hideo FUJIWARA
第 2 著者 所属(和/英) 奈良先端科学技術大学院大学情報科学研究科
Graduate School of Information Science, Nara Institute of Science and Technology
発表年月日 2002/11/21
資料番号 VLD2002-85
巻番号(vol) vol.102
号番号(no) 476
ページ範囲 pp.-
ページ数 6
発行日