| 講演名 | 2002/11/21 命令冗長性を利用したフォールトトレラントプロセッサ 佐藤 寿倫, 有田 五次郎, |
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| 抄録(和) | 時間冗長性と命令冗長性を同時に利用することで、フォールトトレラントマイクロプロセッサを実現することを検討する。トランジスタの微細化、クロックの高速化、電源電圧の低下に伴い、マイクロプロセッサの信頼性に不安が持たれるようになってきた。加えて、E-コマースのような高い信頼性を必要とする応用も出現している。以上の背景を考慮すると、将来のマイクロプロセッサでは性能やコストだけでなく信頼性も評価対象となると予想できる。この要求を満足するために、命令再発行と時間冗長性を利用したフォールトトレランス機構をこれまで検討してきた。しかし残念ながら深刻な性能低下が確認されている。本稿では低下した性能を補うために、命令冗長性を利用することを検討する。再利用表を用いて過去の実行結果を利用し、過渡故障を検出する。シミュレーションの結果、顕著な性能改善を確認している。 |
| 抄録(英) | This paper presents an approach for integrating fault-tolerance techniques into microprocessors by utilizing instruction redundancy as well as time redundancy. Smaller and smaller transistors, higher and higher clock frequency, and lower and lower power supply voltage reduce reliability of microprocessors. In addition, microprocessors are used in systems which require high dependability, such as e-commerce businesses. Based on these trends, it is expected that the quality with respect to reliability will become important as well as performance and cost for future microprocessors. To meet the demand, we have proposed and evaluated a fault-tolerance mechanism, which is based on instruction reissue and utilizes time redundancy, and found severe performance loss. In order to mitigate the loss, this paper proposes to exploit instruction redundancy. Using the reuse table, previously executed computing is reused for checking the occurrence of transient faults. From detailed simulations, we find that the performance loss caused by introducing fault-tolerance into 4-way and 8-way superscalar processors is 12.5% and 20.8%, respectively. |
| キーワード(和) | フォールトトレランス / 演算再利用 / 過渡故障 / 時間冗長性 / 命令再発行 |
| キーワード(英) | fault-tolerance / instruction reuse / transient faults / time redundancy / instruction reissue |
| 資料番号 | VLD2002-84 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/11/21(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 命令冗長性を利用したフォールトトレラントプロセッサ |
| サブタイトル（和） | |
| タイトル（英） | A Fault-Tolerance Mechanism for Microprocessors Utilizing Instruction Redundancy |
| サブタイトル（和） | |
| キーワード(1)（和/英） | フォールトトレランス / fault-tolerance |
| キーワード(2)（和/英） | 演算再利用 / instruction reuse |
| キーワード(3)（和/英） | 過渡故障 / transient faults |
| キーワード(4)（和/英） | 時間冗長性 / time redundancy |
| キーワード(5)（和/英） | 命令再発行 / instruction reissue |
| 第 1 著者 氏名（和/英） | 佐藤 寿倫 / Toshinori SATO |
| 第 1 著者 所属（和/英） | 九州工業大学知能情報工学科:九州工業大学マイクロ化総合技術センター Department of Artificial Intelligence, Kyushu Institute of Technology:Center for Microelectronic Systems, Kyushu Institute of Technology |
| 第 2 著者 氏名（和/英） | 有田 五次郎 / Itsujiro ARITA |
| 第 2 著者 所属（和/英） | 九州工業大学知能情報工学科 Department of Artificial Intelligence, Kyushu Institute of Technology |
| 発表年月日 | 2002/11/21 |
| 資料番号 | VLD2002-84 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 476 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |