講演名 2002/6/22
位相シフトマスクにおける位相割り当て手法
片渕 啓太郎, 辻本 英二, 茂庭 明美, 萩原 琢也, 五十嵐 善信,
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抄録(和) 微細加工を必要とするゲート層のパターン形成のため、位相シフトマスクが用いられている。位相シフトマスクは、ゲートを形成するため、ゲートの両側に通常の光透過部と位相を180°反転させた光透過部を置き、光の干渉を用いて精度を向上させる超解像技術である。通常、ソフトウェアによる位相の自動割り当てにおいて、規則的に並んだゲートに対しては、すべての光透過部の位相を反転可能であるが、ゲート配置が不規則な場合は、ゲートを挟まず隣接する光透過部が同位相となる場合があり、ゲートの寸法精度に影響する。既存のソフトウェアでは、この問題を考慮しているものはほとんど無い。本稿では不規則なゲート配置でも、隣接するすべての光透過部に異なる位相を割り当てられる手法について述べる。
抄録(英) The phase-shift mask is used for resolving gate pattern, which requires pattern fidelity. In the phase-shift mask, which is resolution enhancement technology to improve pattern fidelity, phase-shifters reverse the light's phase on one of the apertures of adjacent apertures so that the two lights interfere destructively and their intensity reduces sharply to transcribe gate patterns. Usually, the phase-assignment software assigns opposite phase for any pairs of aperture when gates are arranged regularly. But when the layout is arranged irregularly, a pair of adjacent aperture may be assigned in the same phase, and it diminishes the gate pattern fidelity around such apertures. But almost all of automatic phase-shifter placement software does not take this case into consideration. In this paper, we describe the method to assign all of adjacent aperture pair in different phase for irregular gate layout.
キーワード(和) 超解像技術 / 位相シフトマスク / 寸法精度 / 位相割り当て
キーワード(英) resolution enhancement technology / phase-shift mask / pattern fidelity / phase-assignment
資料番号 VLD2002-58
発行日

研究会情報
研究会 VLD
開催期間 2002/6/22(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 位相シフトマスクにおける位相割り当て手法
サブタイトル(和)
タイトル(英) Method for Phase-Assignment in Automatic Phase-Shift Mask Design
サブタイトル(和)
キーワード(1)(和/英) 超解像技術 / resolution enhancement technology
キーワード(2)(和/英) 位相シフトマスク / phase-shift mask
キーワード(3)(和/英) 寸法精度 / pattern fidelity
キーワード(4)(和/英) 位相割り当て / phase-assignment
第 1 著者 氏名(和/英) 片渕 啓太郎 / Keitaro Katabuchi
第 1 著者 所属(和/英) 日立製作所 デバイス開発センタ
Hitachi, Ltd., Device Development Center
第 2 著者 氏名(和/英) 辻本 英二 / Eiji Tsujimoto
第 2 著者 所属(和/英) 日立製作所 デバイス開発センタ
Hitachi, Ltd., Device Development Center
第 3 著者 氏名(和/英) 茂庭 明美 / Akemi Moniwa
第 3 著者 所属(和/英) 日立製作所 半導体事業部
Hitachi, Ltd., Semiconductor & Integrated Circuit Division
第 4 著者 氏名(和/英) 萩原 琢也 / Takuya Hagiwara
第 4 著者 所属(和/英) 日立製作所 中央研究所
Hitachi, Ltd., Center Research Laboratory
第 5 著者 氏名(和/英) 五十嵐 善信 / Yosinobu Igarashi
第 5 著者 所属(和/英) 日立製作所 半導体事業部
Hitachi, Ltd., Semiconductor & Integrated Circuit Division
発表年月日 2002/6/22
資料番号 VLD2002-58
巻番号(vol) vol.102
号番号(no) 166
ページ範囲 pp.-
ページ数 6
発行日