| 講演名 | 2002/6/22 配線間容量モデル化とその評価について 谷 貞宏, 内田 好弘, 築山 修治, 白川 功, |
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| 抄録(和) | 多層配線構造における配線間寄生容量の近似式を導出するため,配線交差部に対するモデル化手法を提案する.まず,配線交差部を平行平板等の基本的な構造の領域に分割し,各領域の容量値を,理論式あるいは二次元フィールドソルバーの適用結果に対する回帰曲線から導出した容量近似式を利用して計算する.これらの領域の容量値を加算して配線間寄生容量近似式を得る.得られた近似式の精度を評価するため,配線交差部を三次元フィールドソルバーを用いて直接解析した寄生容量値と比較し,その誤差が約5%以内であることを確認した. |
| 抄録(英) | In this paper, we consider the problem to calculate parastic capacitance between interconnects, and derive an approximate expression for calculating capacitance between two crossing interconnects. To derive the expression, interconnects are divided into a few basic coupling regions, in such a way that the capacitance in each region can be obtained theoretically or simply from two-dimensional capacitance model. Then, an approximate expression for the capacitance in a region is constructed by fitting the expression to the results computed by a simulator for the electro-magnetic numerical analysis under the two-dimensional model. The approximate expression for the total capacitance is obtained by summing the capacitances in all regions. In order to evaluate the accuracy of this approximation, we compare the capacitance calculated by the approximate expression with the one obtained by a three-dimensional field solver, and find that the error is less than 5%. |
| キーワード(和) | 多層配線 / 寄生容量 / 信号保全性 / 回路解析 |
| キーワード(英) | Multilevel Interconnect / Parasitic Capacitance / Signal Integrity / Circuit Simulation |
| 資料番号 | VLD2002-57 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2002/6/22(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 配線間容量モデル化とその評価について |
| サブタイトル（和） | |
| タイトル（英） | A Parasitic Capacitance Modeling Method for Multilevel Interconnects |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 多層配線 / Multilevel Interconnect |
| キーワード(2)（和/英） | 寄生容量 / Parasitic Capacitance |
| キーワード(3)（和/英） | 信号保全性 / Signal Integrity |
| キーワード(4)（和/英） | 回路解析 / Circuit Simulation |
| 第 1 著者 氏名（和/英） | 谷 貞宏 / Sadahiro TANI |
| 第 1 著者 所属（和/英） | 大阪大学大学院工学研究科 Graduate School of Engineering, Osaka University |
| 第 2 著者 氏名（和/英） | 内田 好弘 / Yoshihiro UCHIDA |
| 第 2 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 第 3 著者 氏名（和/英） | 築山 修治 / Shuji TSUKIYAMA |
| 第 3 著者 所属（和/英） | 中央大学理工学部 Faculty of Science and Engineering, Chuo University |
| 第 4 著者 氏名（和/英） | 白川 功 / Isao SHIRAKAWA |
| 第 4 著者 所属（和/英） | 大阪大学大学院情報科学研究科 Graduate School of Information Science and Technology, Osaka University |
| 発表年月日 | 2002/6/22 |
| 資料番号 | VLD2002-57 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 166 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |