| 講演名 | 1996/5/23 階層型メモリブロックレイアウト方式と分散配置バンク構成を採用した200MHz 1GbitシンクロナスDRAMの設計技術 坂下 徳美, 新田 泰彦, 奥田 文宏, 下邨 研一, 島野 裕樹, 築出 正樹, 有本 和民, 馬場 伸治, 小守 伸史, 久間 和生, 阿部 東彦, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 1.6ギガバイト/秒の高スループットを有する1GビットシンクロナスDRAMの設計技術の報告を行う。高速データ転送と大容量化を同時に達成することにより、3Dグラフィックス機能を有する次世代高性能WS/PC用の、メインメモリとフレームメモリを統合化した先進的なユニファイドメモリとしての使用を目指している。200MHzの高速動作はメモリアレイを正方形に配置する階層型メモリブロックレイアウト方式と、各バンクを全メモリアレイに分散する分散配置メモリバンク構成の採用により実現した。0.15μmCMOSプロセスにより、セル面積0.29μm^2でチップ面積582mm^2の小面積化を行った。x64のチップはチップスケールパッケージを用いている。また、大容量DRAMで大きな問題となるテスト時間の増加を抑える方法として、タイミングマージンテストも実行可能な新規BIST(Built-In Self-Test)回路を内蔵した。 |
| 抄録(英) | This paper describes key techniques for a 1.6G Byte/s high bandwidth 1Gb synchronous DRAM (SDRAM). Its high data transfer rate and large memory capacity are targeted to the advanced unified memory system in which a single DRAM (array) is used as both the main memory and the 3D graphics frame memory in a time sharing fashion. 200MHz high-speed operation is achieved by the unique hierarchical square-shaped memory block (SSMB) layout and the novel distributed bank (D-BANK) architecture. A 0.29μm^2 cell and 581.8mm^2 small die area are achieved using 0.15μm CMOS technology. The x64 chip uses 196-pin BGA type chip-scale-package (CSP). Implementation of a built-in self-test (BIST) circuit with a margin test capability is also described. |
| キーワード(和) | DRAM / シンクロナス / バンク構成 / 自己テスト回路 |
| キーワード(英) | DRAM / Syncronous / Bank Structure / Built-In Self-Test |
| 資料番号 | ICD96-35 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 1996/5/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 階層型メモリブロックレイアウト方式と分散配置バンク構成を採用した200MHz 1GbitシンクロナスDRAMの設計技術 |
| サブタイトル（和） | |
| タイトル（英） | A 1.6G Byte/s Data-Rate 1Gb Synchronous DRAM with Hierarchical Square-Shaped Memory Block and Distributed Bank Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DRAM / DRAM |
| キーワード(2)（和/英） | シンクロナス / Syncronous |
| キーワード(3)（和/英） | バンク構成 / Bank Structure |
| キーワード(4)（和/英） | 自己テスト回路 / Built-In Self-Test |
| 第 1 著者 氏名（和/英） | 坂下 徳美 / Narumi Sakashita |
| 第 1 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 第 2 著者 氏名（和/英） | 新田 泰彦 / Yasuhiko Nitta |
| 第 2 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 第 3 著者 氏名（和/英） | 奥田 文宏 / Fumihiro Okuda |
| 第 3 著者 所属（和/英） | 株式会社 エルテック LTEC Corporation |
| 第 4 著者 氏名（和/英） | 下邨 研一 / Ken'ichi Shimomura |
| 第 4 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 第 5 著者 氏名（和/英） | 島野 裕樹 / Hiroki Shimano |
| 第 5 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 第 6 著者 氏名（和/英） | 築出 正樹 / Masaki Tsukude |
| 第 6 著者 所属（和/英） | 三菱電機(株)ULSI開発研究所 ULSI Laboratory, Mitsubishi Electric Corporation |
| 第 7 著者 氏名（和/英） | 有本 和民 / Kazutami Arimoto |
| 第 7 著者 所属（和/英） | 三菱電機(株)ULSI開発研究所 ULSI Laboratory, Mitsubishi Electric Corporation |
| 第 8 著者 氏名（和/英） | 馬場 伸治 / Shinji Baba |
| 第 8 著者 所属（和/英） | 三菱電機(株)半導体基盤技術統括部 Semiconductor Group, Mitsubishi Electric Corporation |
| 第 9 著者 氏名（和/英） | 小守 伸史 / Shinji Komori |
| 第 9 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 第 10 著者 氏名（和/英） | 久間 和生 / Kazuo Kyuma |
| 第 10 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 第 11 著者 氏名（和/英） | 阿部 東彦 / Haruhiko Abe |
| 第 11 著者 所属（和/英） | 三菱電機(株)先端技術総合研究所 Advanced Technology R&D Center, Mitsubishi Electric Corporation |
| 発表年月日 | 1996/5/23 |
| 資料番号 | ICD96-35 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 64 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |