| 講演名 | 1996/5/23 先見ビット線プルアップ方式による低電力FIFOメモリ 柴田 信太郎, 渡辺 まゆみ, |
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| 抄録(和) | 2ポートSRAMセルを用いたFIFOメモリに適した低電力技術について述べた。読出しポートのメモリセル選択スイッチにPMOSトランスファーゲートを適用し、ビット線のプルアップを先見制御することで、読出し時間を増大させることなく低電力化を図った。書込みポートについては、メモリセルのワード線とビット線の位置関係を入れ替え、ビット線あたりのメモリセル数を8に抑えることでビット線のプルアップトランジスタを不要にし、無駄な消費電力を零化した。0.5μmCMOSプロセスを用いて2Kワード×8ビット構成のFIFOメモリを試作した結果、3.3V動作において56mWの消費電力と140MHzの速度性能を得た。 |
| 抄録(英) | Low-power circuit techniques suitable for sequential access memories are described. Two-port memory cells using PMOS transfer gates for read port and look-ahead-controlled bitline pull-up's reduce the power dissipation with no access-time penalty. The memory array architecture limiting the number of memory cells linked on write-port bitlines enables to remove the pull-up MOSFET's statically consuming electric power. The low power dissipation of 56-mW at 140-MHz operation was demonstrated by a first-in first-out memory (2K-word X 8-bit organization) fabricated with a 0.5-um CMOS process. |
| キーワード(和) | ASIC / マクロセル / FIFO / 2ポート / 低電力 / 高速 |
| キーワード(英) | ASIC / macrocell / FIFO / two-port / low-power / fast |
| 資料番号 | ICD96-32 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1996/5/23(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 先見ビット線プルアップ方式による低電力FIFOメモリ |
| サブタイトル（和） | |
| タイトル（英） | Low-power First-in First-out Memories using Look-ahead-controlled Bitline Pull-up's |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ASIC / ASIC |
| キーワード(2)（和/英） | マクロセル / macrocell |
| キーワード(3)（和/英） | FIFO / FIFO |
| キーワード(4)（和/英） | 2ポート / two-port |
| キーワード(5)（和/英） | 低電力 / low-power |
| キーワード(6)（和/英） | 高速 / fast |
| 第 1 著者 氏名（和/英） | 柴田 信太郎 / Nobutaro SHIBATA |
| 第 1 著者 所属（和/英） | NTT LSI研究所 NTT LSI Laboratories |
| 第 2 著者 氏名（和/英） | 渡辺 まゆみ / Mayumi WATANABE |
| 第 2 著者 所属（和/英） | NTT LSI研究所 NTT LSI Laboratories |
| 発表年月日 | 1996/5/23 |
| 資料番号 | ICD96-32 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 64 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |