| 講演名 | 1996/5/23 500MHz 288Kb On-chip Cache向けCMOS SRAM macro 清水 宏, 古用 和人, 藤田 雅世, 穐田 民司, 伊澤 哲夫, 勝部 雅樹, 青山 慶三, 河村 誠一郎, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 0.25μmCMOSテクノロジを用い、500MHzで動作する288kbオンチップキャッシュに最適なSRAMを開発した。特に、メモリセルは新たにローカルインターコネクト技術とセルフアライン技術を用いることにより、高集積化と高性能化を達成した。セルサイズは9.9μm^2、クロックアクセスは2nsである。また、オンチップキャッシュの求められる語構成の異なるマクロ開発に対応するため2ステージクロックジェネレータを用いた設計手法により各種語構成を簡単に開発できるようにした。さらに、ビット線を電源線でシールドしたレイアウトにより、メモリ上に2層の信号配線通過層を実現した。 |
| 抄録(英) | We have developed a 288kb embedded SRAM macro that can operate at 500MHz. This macro is intended to be used as an on-chip cache for high-speed CPUs. The 9.9μm^2 6Tr-cell uses 0.25μm CMOS with a single level local-interconnection (LI) and self-aligned contact (SAC). A modular design technique using a "Double Stage Clock Generator" was adopted to achieve the word-bit size flexibility required for embedded-type SRAM. Furthermore, the new layout permitted signal lines to run through the memory cell area without any noise disturbance. |
| キーワード(和) | 0.25μmCMOS / SRAM / 500MHz / CACHE |
| キーワード(英) | 0.25μmCMOS / SRAM / 500MHz / CACHE |
| 資料番号 | ICD96-30 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 1996/5/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 500MHz 288Kb On-chip Cache向けCMOS SRAM macro |
| サブタイトル（和） | |
| タイトル（英） | 0.25μmCMOS / SRAM / 500MHz / CACHE |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 0.25μmCMOS / 0.25μmCMOS |
| キーワード(2)（和/英） | SRAM / SRAM |
| キーワード(3)（和/英） | 500MHz / 500MHz |
| キーワード(4)（和/英） | CACHE / CACHE |
| 第 1 著者 氏名（和/英） | 清水 宏 / Hiroshi Shimizu |
| 第 1 著者 所属（和/英） | 富士通(株) LSIテクノロジ開発部 Logic LSI group, Fujitsu Limited |
| 第 2 著者 氏名（和/英） | 古用 和人 / Kazuto Furumochi |
| 第 2 著者 所属（和/英） | 富士通(株) LSIテクノロジ開発部 Logic LSI group, Fujitsu Limited |
| 第 3 著者 氏名（和/英） | 藤田 雅世 / Masatoshi Fujita |
| 第 3 著者 所属（和/英） | 富士通(株) LSIテクノロジ開発部 Logic LSI group, Fujitsu Limited |
| 第 4 著者 氏名（和/英） | 穐田 民司 / Tamiji Akita |
| 第 4 著者 所属（和/英） | 富士通(株) LSIテクノロジ開発部 Logic LSI group, Fujitsu Limited |
| 第 5 著者 氏名（和/英） | 伊澤 哲夫 / Tetsuo Izawa |
| 第 5 著者 所属（和/英） | 富士通(株)プロセス開発部 LSI Process Development Division, Fujitsu Limited |
| 第 6 著者 氏名（和/英） | 勝部 雅樹 / Masaki Katsube |
| 第 6 著者 所属（和/英） | 富士通(株)プロセス開発部 LSI Process Development Division, Fujitsu Limited |
| 第 7 著者 氏名（和/英） | 青山 慶三 / Keizo Aoyama |
| 第 7 著者 所属（和/英） | 富士通(株) LSIテクノロジ開発部 Logic LSI group, Fujitsu Limited |
| 第 8 著者 氏名（和/英） | 河村 誠一郎 / Seiichiro Kawamura |
| 第 8 著者 所属（和/英） | 富士通(株)プロセス開発部 LSI Process Development Division, Fujitsu Limited |
| 発表年月日 | 1996/5/23 |
| 資料番号 | ICD96-30 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 64 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |