講演名 1996/5/23
500MHzパイプライン動作の1Mb-CMOS-SRAM
樋口 剛, 宮保 徹, 馬渕 修次, 古賀 徹, 松宮 正人,
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抄録(和) ランダムRead/Writeパイプライン動作可能な1Mbit (32 Kword×32bit)シンクロナスCMOS-SRAMの回路技術を検討した。低消費電力、高周波数動作を実現するために、セルフタイムロジック方式、多階層ブロック選択アーキテクチャ、パルスワード線方式による低セルレシオ化、ビット線方向に短いセルレイアウトを提案した。これらの回路技術と、0.35μmルール、3層メタル配線を用いてSRAMを設計し、シミュレーションした結果、電源電圧2.5Vで、平均消費電力525mW、動作周波数500MHzが可能なことを確認した。
抄録(英) This paper describes a 1Mbit (32 Kword x 32bit) synchronous CMOS SRAM with fully-random read/write pipelined operation capability. A multi-level hierarchical cell array architecture with a self time logic technique and a pulse driven low ratio cell with a short bit-line structure are proposed to achieve short cycle and low power dissipation. The SRAM was designed using these circuit techniques, a 0.35-μm polysilicon gate and triple-metal process. We simulated that the maximum operating frequency was 500MHz at the power dissipation of 525mW with a 2.5V power supply.
キーワード(和) CMOS / SRAM / シンクロナスSRAM / パイプライン / セル
キーワード(英) CMOS / SRAM / synchronous-SRAM / pipeline / Cell
資料番号 ICD96-29
発行日

研究会情報
研究会 ICD
開催期間 1996/5/23(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 500MHzパイプライン動作の1Mb-CMOS-SRAM
サブタイトル(和)
タイトル(英) A 500MHz Synchronous Pipelined 1Mbit CMOS SRAM
サブタイトル(和)
キーワード(1)(和/英) CMOS / CMOS
キーワード(2)(和/英) SRAM / SRAM
キーワード(3)(和/英) シンクロナスSRAM / synchronous-SRAM
キーワード(4)(和/英) パイプライン / pipeline
キーワード(5)(和/英) セル / Cell
第 1 著者 氏名(和/英) 樋口 剛 / T. Higuchi
第 1 著者 所属(和/英) 富士通株式会社
FUJITSU LIMITED
第 2 著者 氏名(和/英) 宮保 徹 / T. Miyabo
第 2 著者 所属(和/英) 富士通株式会社
FUJITSU LIMITED
第 3 著者 氏名(和/英) 馬渕 修次 / S. Mabuchi
第 3 著者 所属(和/英) 富士通VLSI株式会社
Fujitsu VLSI Limited
第 4 著者 氏名(和/英) 古賀 徹 / T. Koga
第 4 著者 所属(和/英) 富士通株式会社
FUJITSU LIMITED
第 5 著者 氏名(和/英) 松宮 正人 / M. Matsumiya
第 5 著者 所属(和/英) 富士通株式会社
FUJITSU LIMITED
発表年月日 1996/5/23
資料番号 ICD96-29
巻番号(vol) vol.96
号番号(no) 64
ページ範囲 pp.-
ページ数 6
発行日