| 講演名 | 2004/5/13 90nm以後のプロセスに適応可能な宇宙線への耐性を備えたラッチ回路(VLSI一般 : ISSCC2004特集) 小松 義英, 有馬 幸生, 藤本 徹哉, 山下 高廣, 石橋 孝一郎, |
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| 抄録(和) | 宇宙線などの放射線に対して耐性のあるラッチ回路を提案する。回路構成としてはラッチのストレージノードを3つに分割してデータを保持し、放射線などによって誘発されるエラーを発生電荷量やエラー発生期間に関わらず、他の2つのノードによって補正する特徴を持つ。この提案回路の耐性を調査するため、ソフトエラー対策を施したラッチ回路と無対策の従来ラッチ回路とを130nm, 2-wellと130nm, 3-wellのCMOSプロセスでそれぞれ試作し耐性の評価を行った。提案したラッチ方式が無対策ラッチ方式に比べてα線照射時で約3桁以上の耐性、そして中性子照射時でも1桁以上の耐性を持つことを示す。 |
| 抄録(英) | A cosmic-ray immune latch circuit is presented. The storage node of the latch is separated into three electrodes and an error on one node is collected by the other two nodes in spite of large amount and long-lasting influx of radiation induced charges. To achieve this scheme, we designed Soft-error-hardened latch circuit and a standard latch circuit using 130nm 2-well, and 3-well CMOS process. The proposed circuit demonstrated 3-order higher immunity through a radiation test using alpha-particles, and 1-order higher immunity through neutron irradiation. |
| キーワード(和) | 宇宙線 / ソフトエラー / ラッチ回路 / リカバリ / 耐性 |
| キーワード(英) | Cosmic-ray / Soft-error / Latch / Recovery / Immunity |
| 資料番号 | ICD2004-18 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2004/5/13(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 90nm以後のプロセスに適応可能な宇宙線への耐性を備えたラッチ回路(VLSI一般 : ISSCC2004特集) |
| サブタイトル（和） | |
| タイトル（英） | Cosmic-Ray Immune Latch Circuit for 90-nm technology and beyond |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 宇宙線 / Cosmic-ray |
| キーワード(2)（和/英） | ソフトエラー / Soft-error |
| キーワード(3)（和/英） | ラッチ回路 / Latch |
| キーワード(4)（和/英） | リカバリ / Recovery |
| キーワード(5)（和/英） | 耐性 / Immunity |
| 第 1 著者 氏名（和/英） | 小松 義英 / Yoshihide KOMATSU |
| 第 1 著者 所属（和/英） | (株)半導体理工学研究センター(STARC)設計技術開発部低電力技術開発室 Semiconductor Technology Academic Research Center (STARC) |
| 第 2 著者 氏名（和/英） | 有馬 幸生 / Yukio ARIMA |
| 第 2 著者 所属（和/英） | (株)半導体理工学研究センター(STARC)設計技術開発部低電力技術開発室 Semiconductor Technology Academic Research Center (STARC) |
| 第 3 著者 氏名（和/英） | 藤本 徹哉 / Tetsuya FUJIMOTO |
| 第 3 著者 所属（和/英） | (株)半導体理工学研究センター(STARC)設計技術開発部低電力技術開発室 Semiconductor Technology Academic Research Center (STARC) |
| 第 4 著者 氏名（和/英） | 山下 高廣 / Takahiro YAMASHITA |
| 第 4 著者 所属（和/英） | (株)半導体理工学研究センター(STARC)設計技術開発部低電力技術開発室 Semiconductor Technology Academic Research Center (STARC) |
| 第 5 著者 氏名（和/英） | 石橋 孝一郎 / Koichiro ISHIBASHI |
| 第 5 著者 所属（和/英） | (株)半導体理工学研究センター(STARC)設計技術開発部低電力技術開発室 Semiconductor Technology Academic Research Center (STARC) |
| 発表年月日 | 2004/5/13 |
| 資料番号 | ICD2004-18 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 66 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |