| 講演名 | 2004/9/3 1.8V 800-Mb/s/Pin DDR2及び2.5-V 400-Mb/s/pin DDR1の2仕様を1チップで実現した1Gbit DRAMの開発(ディジタル・情報家電,放送用,ゲーム機器用システムLSI及び一般) 藤澤 宏樹, 中村 正行, 高井 康浩, 越川 康二, 俣野 達哉, 成井 誠司, 臼木 成和, 堂野 千晶, 宮武 伸一, 森野 誠, 荒井 公司, 久保内 修一, 藤井 勇, 余公 秀之, 安達 隆郎, |
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| 抄録(和) | 高速・大容量DRAMにおいて、DDR1(Double Data Ratel)とDDR2の2仕様を1チップで実現するための2つの回路技術を開発した。(1)入力回路の基本クロックに、2つの位相を持つ1shotパルス信号を用い、DDR1の入力ラッチ部と同-回路構成で、DDR2の最小周期のクロック(2.5ns)に対しても動作マージンを確保した。(2)異なる外部電圧に対応するため、耐庄重視の厚い酸化膜厚のトランジスタと、性能重視の薄いトランジスタを組み合わせて適用した小面積出力回路。本技術により、175.3mm^2の1Gbit DRAMにおいて、800-Mb/s/pin DDR2と400-Mb/s/pin DDR1の高速動作を1チップで実現した。 |
| 抄録(英) | Two circuit techniques of DDR1/DDR2 compatible chip architecture designed for both high-speed and high-density DRAMs are presented. The dual clock input latch scheme, which reduces the excessive timing margin for random input commands by using a pair of latch circuits controlled by dual-phase 1-shot clock signals, achieves a 0.9-ns reduction in cycle time from 3.05 ns to 2.15 ns. By using these techniques in combination with a hybrid multi-oxide output buffer, we developed a 175.3 mm^2 1Gb SDRAM which operates as a 800-Mb/s/pin DDR2 or 400-Mb/s/pin DDR1. |
| キーワード(和) | DRAM / double data rate (DDR) / DDR-II / input latch / output buffer / SDRAM / CMOS |
| キーワード(英) | DRAM / double data rate (DDR) / DDR-II / input latch / output buffer / SDRAM / CMOS |
| 資料番号 | ICD2004-102 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2004/9/3(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 1.8V 800-Mb/s/Pin DDR2及び2.5-V 400-Mb/s/pin DDR1の2仕様を1チップで実現した1Gbit DRAMの開発(ディジタル・情報家電,放送用,ゲーム機器用システムLSI及び一般) |
| サブタイトル（和） | |
| タイトル（英） | 1.8-V 800-Mb/s/pin DDR2 and 2.5-V 400-Mb/s/pin DDR1 Compatibly Designed 1Gb SDRAM with Dual Clock Input Latch Scheme and Hybrid Multi-Oxide Output Buffer |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DRAM / DRAM |
| キーワード(2)（和/英） | double data rate (DDR) / double data rate (DDR) |
| キーワード(3)（和/英） | DDR-II / DDR-II |
| キーワード(4)（和/英） | input latch / input latch |
| キーワード(5)（和/英） | output buffer / output buffer |
| キーワード(6)（和/英） | SDRAM / SDRAM |
| キーワード(7)（和/英） | CMOS / CMOS |
| 第 1 著者 氏名（和/英） | 藤澤 宏樹 / Hiroki Fujisawa |
| 第 1 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 2 著者 氏名（和/英） | 中村 正行 / M. Nakamura |
| 第 2 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 3 著者 氏名（和/英） | 高井 康浩 / Y. Takai |
| 第 3 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 4 著者 氏名（和/英） | 越川 康二 / Y. Koshikawa |
| 第 4 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 5 著者 氏名（和/英） | 俣野 達哉 / T. Matano |
| 第 5 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 6 著者 氏名（和/英） | 成井 誠司 / S. Narui |
| 第 6 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 7 著者 氏名（和/英） | 臼木 成和 / N. Usuki |
| 第 7 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 8 著者 氏名（和/英） | 堂野 千晶 / C. Dono |
| 第 8 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 第 9 著者 氏名（和/英） | 宮武 伸一 / S. Miyatake |
| 第 9 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Corp. |
| 第 10 著者 氏名（和/英） | 森野 誠 / M. Morino |
| 第 10 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Corp. |
| 第 11 著者 氏名（和/英） | 荒井 公司 / K. Arai |
| 第 11 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Corp. |
| 第 12 著者 氏名（和/英） | 久保内 修一 / S. Kubouchi |
| 第 12 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Corp. |
| 第 13 著者 氏名（和/英） | 藤井 勇 / I. Fujii |
| 第 13 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Corp. |
| 第 14 著者 氏名（和/英） | 余公 秀之 / H. Yoko |
| 第 14 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Corp. |
| 第 15 著者 氏名（和/英） | 安達 隆郎 / T. Adachi |
| 第 15 著者 所属（和/英） | エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス Technology & Development Office, Elpida Memory, Inc. |
| 発表年月日 | 2004/9/3 |
| 資料番号 | ICD2004-102 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 288 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |