講演名 2003/5/21
90nm CMOSテクノロジを使用しアクセス速度320ps、サイクル速度3.0GHzで動作する144Kb SRAMマクロ(VSLI一般(ISSCC'03関連特集))
穐吉 秀雄, 清水 宏, 松本 高士, 小林 勝義, 三本杉 安弘,
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抄録(和) 90nm CMOSテクノロジを使用しアクセス速度320ps、サイクル速度3.0GHzで動作する144Kb SRAMマクロを開発した。サイクル速度高速化のため全ステージリセット型制御信号発生回路を使用し、アクセス時間短縮のため階層化ビット線構造を採用した。こららの工夫により130nm世代と比較しアクセス速度、サイクル速度共に約1.7倍の高速化を実現した。
抄録(英) A 320-ps access, 3-GHz cycle, 144-Kb SRAM macro was developed in 90-nm CMOS technology. This macro adopted an all-stage reset type control signal generator and hierarchical bit line. These techniques enabled both the cycle and access speeds to be 1.7 times compared to the corresponding speeds available with 130-nm generation technology.
キーワード(和) 90nm CMOS / SRAM Macro / 全ステージリセット型制御信号発生回路 / 階層化ビット線構造 / 3GHz
キーワード(英) 90nm CMOS / SRAM Macro / all-stage reset type control signal generator / hierarchical bit line / 3GHz
資料番号 ICD2003-23
発行日

研究会情報
研究会 ICD
開催期間 2003/5/21(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 90nm CMOSテクノロジを使用しアクセス速度320ps、サイクル速度3.0GHzで動作する144Kb SRAMマクロ(VSLI一般(ISSCC'03関連特集))
サブタイトル(和)
タイトル(英) A 320-ps access, 3-GHz Cycle, 144-Kb SRAM Macro in 90-nm CMOS Technology
サブタイトル(和)
キーワード(1)(和/英) 90nm CMOS / 90nm CMOS
キーワード(2)(和/英) SRAM Macro / SRAM Macro
キーワード(3)(和/英) 全ステージリセット型制御信号発生回路 / all-stage reset type control signal generator
キーワード(4)(和/英) 階層化ビット線構造 / hierarchical bit line
キーワード(5)(和/英) 3GHz / 3GHz
第 1 著者 氏名(和/英) 穐吉 秀雄 / Hideo AKIYOSHI
第 1 著者 所属(和/英) 富士通株式会社
Fujitsu Limited
第 2 著者 氏名(和/英) 清水 宏 / Hiroshi SHIMIZU
第 2 著者 所属(和/英) 富士通株式会社
Fujitsu Limited
第 3 著者 氏名(和/英) 松本 高士 / Takashi MATSUMOTO
第 3 著者 所属(和/英) 株式会社富士通研究所
Fujitsu Laboratories Limited
第 4 著者 氏名(和/英) 小林 勝義 / Katsuyoshi KOBAYASHI
第 4 著者 所属(和/英) 富士通株式会社
Fujitsu Limited
第 5 著者 氏名(和/英) 三本杉 安弘 / Yasuhiro SANBONSUGI
第 5 著者 所属(和/英) 富士通株式会社
Fujitsu Limited
発表年月日 2003/5/21
資料番号 ICD2003-23
巻番号(vol) vol.103
号番号(no) 88
ページ範囲 pp.-
ページ数 6
発行日