| 講演名 | 2003/5/21 1チップマルチプロセッサのデバッグシステム(VSLI一般(ISSCC'03関連特集)) 峯岸 孝行, 鈴木 弘一, 浅野 研一, 岡田 圭介, |
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| 抄録(和) | 異なるタイプの複数のプロセッサを1チップに集積した場合のデバッグシステムを開発した.システムは,チップ内I/F回路,チップとPCを接続するI/F基板,PCに実装されたデバッグシステムからなる.本システムは,オリジナルビデオプロセッサコア,RISC,DSPで構成されるマルチメディア通信LSIに適用した.RISCはオリジナルビデオプロセッサコアと周辺H/Wで構成されるビデオ処理ユニットを制御するが,JTAGベースのI/F回路にトランザクション用のコマンド/アドレス/データレジスタとシーケンサーを実装することで,デバックモードにおいて,外部デバッガからRISCと同等の制御を行うことを実現した.ビデオ処理ユニットと他のユニットを平易王してデバッグすることにより,効率的なデバッグと帰還短縮を実現した. |
| 抄録(英) | A debug system for heterogeneous multiple processors in a single chip has been developed. The system consists of the debug interface circuit integrated on the chip, the interface circuit board between the chip and PC, and the debug software implemented on a PC. This debug system has been designed for a multimedia communication processor, which includes an original video processor core, a RISC processor, and a DSP. The RISC processor controls the Video Processing Unit that includes an original video processor and other hardware functions. While in debug mode, the external debugger can control the Video Processing Unit in the same manner as the RISC processor. The JTAG based interface circuit contains registers for bus transaction for command, address, and data to be written, etc. and a bus transaction sequencer. In fact, this system can relaize the same bus transaction control as the RISC processor's. By applying proposed debug system, simultaneous debug of the RISC Processing Unit and the VIdeo Processing Unit can be realized. This allows problems to be investigated more quickly and the total time required for debugging is efficiently reduced. Without this technology an estimated 19 weeks is required to debug the chip, whereas use of this technology allowed debugging to be completed in 9 weeks. |
| キーワード(和) | VLSI / デバッグ方式 / マルチプロセッサ / IEEE 1149.1 |
| キーワード(英) | VLSI / debug methodology / heterogeneous multiple processor / IEEE 1149.1 |
| 資料番号 | ICD2003-19 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/5/21(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 1チップマルチプロセッサのデバッグシステム(VSLI一般(ISSCC'03関連特集)) |
| サブタイトル（和） | |
| タイトル（英） | A Debug System for Heterogeneous Multiple Processor in Single Chip |
| サブタイトル（和） | |
| キーワード(1)（和/英） | VLSI / VLSI |
| キーワード(2)（和/英） | デバッグ方式 / debug methodology |
| キーワード(3)（和/英） | マルチプロセッサ / heterogeneous multiple processor |
| キーワード(4)（和/英） | IEEE 1149.1 / IEEE 1149.1 |
| 第 1 著者 氏名（和/英） | 峯岸 孝行 / Noriyuki MINEGISHI |
| 第 1 著者 所属（和/英） | 三菱電機(株)情報技術総合研究所 Information Technology R&D Center, Mitsubishi Electric Corporation |
| 第 2 著者 氏名（和/英） | 鈴木 弘一 / Hirokazu SUZUKI |
| 第 2 著者 所属（和/英） | 三菱電機(株)情報技術総合研究所 Information Technology R&D Center, Mitsubishi Electric Corporation |
| 第 3 著者 氏名（和/英） | 浅野 研一 / Ken-ichi ASANO |
| 第 3 著者 所属（和/英） | 三菱電機(株)情報技術総合研究所 Information Technology R&D Center, Mitsubishi Electric Corporation |
| 第 4 著者 氏名（和/英） | 岡田 圭介 / Keisuke OKADA |
| 第 4 著者 所属（和/英） | (株)ルネサステクノロジー製品技術本部 LSI Product Technology Unit, Renesas Technology Corporation |
| 発表年月日 | 2003/5/21 |
| 資料番号 | ICD2003-19 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 88 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |