| 講演名 | 2003/5/21 10Gb/s/ch 50mW 120×130μm^2クロックリカバリ回路(VSLI一般(ISSCC'03関連特集)) 帰山 隼一, 水野 正之, |
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| 抄録(和) | LSI間の通信においてシリアルデータからクロック信号を抽出する、クロックリカバリ(CDR)回路を開発した。従来のCDR回路では、フィルタ回路や多相クロック発生回路などが大きな面積を占めていたが、本提案のCDR回路ではゲート付き電圧制御発振器(ゲーテッドVCO)を用いた新しいアーキテクチャを採用することで大幅な小型化と低電力化を実現した。また、受信した信号のジッタが再生クロックに及ぼす影響を緩和する回路を開発することで、高いジッタ耐性を実現した。本提案のCDR回路を0.15μm標準CMOSプロセスで試作し、1チャネル当たり10Gb/sのデータレートでの動作を確認した。 |
| 抄録(英) | A clock and data recovery (CDR) circuit which obtains a clock signal from incoming NRZ serial bit sequence, is proposed for chip-to-chip communication. The proposed CDR circuit offers significantly reduced area and power requirements by using a gated-VCO-based architecture. This new architecture eliminates the need for a loop filter or multiple-phase-clock generators which occupy a large chip area. Tolerable jitter level is also improved by employing a newly developed phase-interpolator-based VCO-gating scheme. Fabricated in a 0.15μm standard CMOS technology, it successfully operates at 10Gb/s bandwidth/channel. |
| キーワード(和) | クロックリカバリ / CDR / VCO |
| キーワード(英) | Clock Recovery / CDR / VCO |
| 資料番号 | ICD2003-14 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/5/21(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 10Gb/s/ch 50mW 120×130μm^2クロックリカバリ回路(VSLI一般(ISSCC'03関連特集)) |
| サブタイトル（和） | |
| タイトル（英） | 10Gb/s./ch 50mW 120×130μm^2 Clock Recovery Circuit |
| サブタイトル（和） | |
| キーワード(1)（和/英） | クロックリカバリ / Clock Recovery |
| キーワード(2)（和/英） | CDR / CDR |
| キーワード(3)（和/英） | VCO / VCO |
| 第 1 著者 氏名（和/英） | 帰山 隼一 / Shunichi KAERIYAMA |
| 第 1 著者 所属（和/英） | 日本電気株式会社 NEC Corporation |
| 第 2 著者 氏名（和/英） | 水野 正之 / Masayuki MIZUNO |
| 第 2 著者 所属（和/英） | 日本電気株式会社 NEC Corporation |
| 発表年月日 | 2003/5/21 |
| 資料番号 | ICD2003-14 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 88 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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