| 講演名 | 2003/12/12 混載メモリ用途に適した抵抗比読み出し型MRAM(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ)) 稲場 恒夫, 土田 賢二, 杉林 直彦, 田原 修一, 與田 博明, |
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| 抄録(和) | 本論文では,混載用途に適したMRAMの抵抗比読み出し方式を提案する.本方式では2つのMTJを直列接続した2T+2MTJ型のメモリセルを採用し,読み出し動作時においては,それら2つのMTJの抵抗比によって決まる電圧を信号として読み出す.定電圧印加-電圧読み出しであるため読み出し系回路を簡素化することができ,例えばダイナミック・フリップフロップのような単純な回路をセンスアンプとして使用できる.これにより各カラム毎にセンスアンプを配置することが可能となり,バースト読み出しモードの実装が容易となる,加えて本方式は2つのMTJの抵抗比を信号として読み出すため,従来の定電圧印加-電流読み出し方式に対してMTJ抵抗のばらつきに対する耐性が高いという特長を持つ.更に本方式はメモリセルアレイ構成の自由度が高いため,バースト長やランダムアクセス速度の要求に応じてメモリセルアレイの構成を決定することができる. |
| 抄録(英) | A novel resistance ratio read architecture for a magnetoresistive random access memory (MRAM), which realizes a burst read operation and higher fluctuation immunity of MTJ resistance, is proposed. In this architecture, a memory cell consists of 2 transistors and 2 MTJs, which store the complementary data, and the intermediate node between these MTJs is connected to a sense amplifier. The readout signal is proportional to the ratio of 2 MTJ resistances. The proposed architecture provides a simple read system which enables to introduce a burst read mode. And this architecture has a higher fluctuation immunity of MTJ resistance compared with the conventional current signal read scheme. Moreover, the proposed architecture can easily modify the macro specification to satisfy the demands of customer, because a burst length and a random access time are adjustable by dimensions of the memory cell array. |
| キーワード(和) | MRAM / 混載メモリ / 抵抗比 / 読み出し方法 / バーストモード |
| キーワード(英) | MRAM / Embedded Memory / Resistance Ratio / Read Architecture / Burst Read Mode |
| 資料番号 | ICD2003-199(2003-12) |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/12/12(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 混載メモリ用途に適した抵抗比読み出し型MRAM(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ)) |
| サブタイトル（和） | |
| タイトル（英） | Resistance Ratio Read Architecture for a Burst Operated MRAM Macro |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MRAM / MRAM |
| キーワード(2)（和/英） | 混載メモリ / Embedded Memory |
| キーワード(3)（和/英） | 抵抗比 / Resistance Ratio |
| キーワード(4)（和/英） | 読み出し方法 / Read Architecture |
| キーワード(5)（和/英） | バーストモード / Burst Read Mode |
| 第 1 著者 氏名（和/英） | 稲場 恒夫 / Tsuneo INABA |
| 第 1 著者 所属（和/英） | (株)東芝SoC研究開発センター SoC Research and Development Center, Toshiba Corporation |
| 第 2 著者 氏名（和/英） | 土田 賢二 / Kenji TSUCHIDA |
| 第 2 著者 所属（和/英） | (株)東芝SoC研究開発センター SoC Research and Development Center, Toshiba Corporation |
| 第 3 著者 氏名（和/英） | 杉林 直彦 / Tadahiko SUGIBAYASHI |
| 第 3 著者 所属（和/英） | NECシリコンシステム研究所 Silicon Systems Research Laboratories, NEC Corporation |
| 第 4 著者 氏名（和/英） | 田原 修一 / Shuichi TAHARA |
| 第 4 著者 所属（和/英） | NECシリコンシステム研究所 Silicon Systems Research Laboratories, NEC Corporation |
| 第 5 著者 氏名（和/英） | 與田 博明 / Hiroaki YODA |
| 第 5 著者 所属（和/英） | (株)東芝研究開発センター Corporate Research and Development Center, Toshiba Corporation |
| 発表年月日 | 2003/12/12 |
| 資料番号 | ICD2003-199(2003-12) |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 510 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |