| 講演名 | 2003/12/12 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ)) 塚本 康正, 新居 浩二, 山上 由展, 古澤 知晃, 今岡 進, 鈴木 利一, 柴山 晃徳, 牧野 博之, |
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| 抄録(和) | 6T-SRAMセルのレイアウトは大別すると横型セルと縦型セルの2種類に分類される。本発表では当社の90nmプロセスに従い、縦型、横型SRAMセルを設計し、性能と集積度の観点からセルの優位性を議論する。まず、3次元容量シミュレータを用いてビット線、ワード線容量を導出する。この結果は90nmプロセスで試作した256Kbit SRAMの容量測定結果と良く一致していることを示す。得られた配線容量値をSPICEに導入してアクセスタイムと消費電力を導出する。その結果、横型セルは縦型セルよりスピード、消費電力において10%以上向上し、次世代SRAMのレイアウトとして横型が優れていることを定量的に示す。 |
| 抄録(英) | In this paper, by comparing the interconnect capacitance of several SRAM cells in 90 nm CMOS technology, we show the cell superiority from the view point of the low-power consumption and high-speed operation. A 3 dimensional interconnect simulator is performed to derive BL and WL capacitances. As a result, the simulated BL capacitance is in good accordance with the experimental result obtained for 256 Kbit SRAM test chip fabricated in 90 nm generation. Based on this result, we compare both access time and the power consumption. We clarify that an SRAM cell with parallel gate configuration whose BL capacitance is the smallest of all is superior to the other cells with different gate configuration. |
| キーワード(和) | SRAMセル / 3次元配線容量シミュレーション / ビット線容量 / 高速・低消費電力化 |
| キーワード(英) | SRAM cell / 3 Dimensional Interconnect Simulator / BL capacitance / High-speed and Low-Power |
| 資料番号 | ICD2003-197(2003-12) |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/12/12(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ)) |
| サブタイトル（和） | |
| タイトル（英） | Comparison of the Interconnect Capacitances for Various SRAM Cell Layouts to Achieve High-Speed and Low-Power Memory Cell |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SRAMセル / SRAM cell |
| キーワード(2)（和/英） | 3次元配線容量シミュレーション / 3 Dimensional Interconnect Simulator |
| キーワード(3)（和/英） | ビット線容量 / BL capacitance |
| キーワード(4)（和/英） | 高速・低消費電力化 / High-speed and Low-Power |
| 第 1 著者 氏名（和/英） | 塚本 康正 / Yasumasa TSUKAMOTO |
| 第 1 著者 所属（和/英） | (株)ルネサステクノロジ製品技術本部設計技術統括部 LSI Product Technology Unit, Renesas Technology |
| 第 2 著者 氏名（和/英） | 新居 浩二 / Koji NII |
| 第 2 著者 所属（和/英） | (株)ルネサステクノロジ製品技術本部設計技術統括部 LSI Product Technology Unit, Renesas Technology |
| 第 3 著者 氏名（和/英） | 山上 由展 / Yoshinobu YAMAGAMI |
| 第 3 著者 所属（和/英） | 松下電器産業(株)半導体社開発本部半導体先行開発センター Corporate Development Division, Matsushita Electric Industrial Corporation |
| 第 4 著者 氏名（和/英） | 古澤 知晃 / Tomoaki YOSHIZAWA |
| 第 4 著者 所属（和/英） | (株)ルネサステクノロジ製品技術本部設計技術統括部 LSI Product Technology Unit, Renesas Technology |
| 第 5 著者 氏名（和/英） | 今岡 進 / Susumu IMAOKA |
| 第 5 著者 所属（和/英） | (株)ルネサスデバイスデザイン Renesas Device Design Corporation |
| 第 6 著者 氏名（和/英） | 鈴木 利一 / Toshikazu SUZUKI |
| 第 6 著者 所属（和/英） | 松下電器産業(株)半導体社開発本部半導体先行開発センター Corporate Development Division, Matsushita Electric Industrial Corporation |
| 第 7 著者 氏名（和/英） | 柴山 晃徳 / Akinori SHIBAYAMA |
| 第 7 著者 所属（和/英） | 松下電器産業(株)半導体社開発本部半導体先行開発センター Corporate Development Division, Matsushita Electric Industrial Corporation |
| 第 8 著者 氏名（和/英） | 牧野 博之 / Hiroshi MAKINO |
| 第 8 著者 所属（和/英） | (株)ルネサステクノロジ製品技術本部設計技術統括部 LSI Product Technology Unit, Renesas Technology |
| 発表年月日 | 2003/12/12 |
| 資料番号 | ICD2003-197(2003-12) |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 510 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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