| 講演名 | 2003/11/21 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) 岡本 直己, 市原 英行, 井上 智生, 細川 利典, 藤原 秀雄, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 大規模集積回路に対するテスト生成を効率よく行う方法として,階層テスト生成法[2]がある.本研究では,階層テスト容易化設計法である,強可検査性に基づくレジスタ転送レベルデータパスのテスト容易化設計法[3]の改良について考察する.従来法[3]を構成する手続きの1つである制御林生成アルゴリズムに着目し,生成される制御経路のタイミング衝突(1つの外部入力から,1つのモジュールの異なる2つの入力までの制御経路の順序深度が等しいこと)の発生を回避するヒューリスティックアルゴリズムを提案する.この結果,ホールド機能を付加するレジスタ数を削減することができる.さらに,モジュールの入力に接続されたレジスタの情報をタイミング衝突の尺度で表現することで,提案するアルゴリズムが,従来法[3]の制約条件を満たさないデータパスに対しても,有効なテストプランを生成可能であることを示す.実験により,提案するヒューリスティックアルゴリズムが,追加するホールド機能(ハードウエアオーバヘッド)およびテスト実行時間を削減できることを示す. |
| 抄録(英) | Hierarchical test generation [2] is an efficient method of test generation for VLSI circuits. In this work, we study an improvement of the DFT method [3] based on strong testability of Register-Transfer level (RTL) datapaths. We focus on the algorithm, which is a part of the DFT/test plan generation algorithm [3], for generating a controlling forest in a given RTL datapath, we propose a heuristic algorithm for finding a controlling forest without time conflict. As a result, it can reduce the number of registers with hold operation. Furthermore, we show that our proposed algorithm can be applied to datapaths that do not satisfy the constraint for the previous method [3] , by expressing the information about input registers of a module as a measure of time conflict. Experimental results show that the proposed algorithm is effective in reducing additional hold functions(or hardware overhead), as well as test application time. |
| キーワード(和) | 階層テスト生成 / 強可検査性 / データパス / テストプラン |
| キーワード(英) | Hierarchical test generation / strong testability / datapath / test plan |
| 資料番号 | ICD2003-142 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2003/11/21(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | An Improvement of the Test Plan Generation Algorithm for Strongly Testable Datapaths |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 階層テスト生成 / Hierarchical test generation |
| キーワード(2)（和/英） | 強可検査性 / strong testability |
| キーワード(3)（和/英） | データパス / datapath |
| キーワード(4)（和/英） | テストプラン / test plan |
| 第 1 著者 氏名（和/英） | 岡本 直己 / Naoki OKAMOTO |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 市原 英行 / Hideyuki ICHIHARA |
| 第 2 著者 所属（和/英） | 広島市立大学情報科学部 Faculty of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 井上 智生 / Tomoo INOUE |
| 第 3 著者 所属（和/英） | 広島市立大学情報科学部 Faculty of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 細川 利典 / Toshinori HOSOKAWA |
| 第 4 著者 所属（和/英） | 日本大学生産工学部 College of Industrial Technology, Nihon University |
| 第 5 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 5 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Info. Science, Nara Institute of Science and Technology |
| 発表年月日 | 2003/11/21 |
| 資料番号 | ICD2003-142 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |