講演名 | 2003/10/16 貫通電流の削減によるCMOSディジタル集積回路の消費電力と遅延時間の最小化技術(システムLSIの応用とその要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般) 天川 慶太郎, 榎本 忠儀, |
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抄録(和) | 大規模CMOSディジタル集積回路の動作時消費電力と信号遅延時間を最小化する方法を提案する.解析にあたり、プレ回路段、駆動回路段、負荷回路段の3段で構成される評価回路を0.18-μm CMOS 技術で設計・試作した.プレ回路段、駆動回路段、負荷回路段はそれぞれ1個、m個、N個のインバータで構成されている.従って、1個のプレインバータがm個の駆動インバータを駆動し、1個の駆動インバータがn(=N/m)個の負荷インパータを駆動する.SPICE解析結果と実測結果より、評価回路全体の総消費電力(P_t)のm依存性は、mの増加により緩やかに単調増加する充放電電流(I_ |
抄録(英) | A technique that can reduce active power dissipation (P_t) and minimize delay-time (t_ |
キーワード(和) | CMOS / 消費電力 / 貫通電流 / 遅延時間 / 最小化 / 立ち上がり時間 |
キーワード(英) | CMOS / power dissipation / short-circuit current / delay-time / rise time |
資料番号 | DSP2003-113,ICD2003-111,IE2003-73 |
発行日 |
研究会情報 | |
研究会 | ICD |
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開催期間 | 2003/10/16(から1日開催) |
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幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | Integrated Circuits and Devices (ICD) |
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本文の言語 | JPN |
タイトル(和) | 貫通電流の削減によるCMOSディジタル集積回路の消費電力と遅延時間の最小化技術(システムLSIの応用とその要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般) |
サブタイトル(和) | |
タイトル(英) | Low-Power and High Speed Techniques Due to Optimization of Short-Circuit Currents for CMOS Digital Circuits |
サブタイトル(和) | |
キーワード(1)(和/英) | CMOS / CMOS |
キーワード(2)(和/英) | 消費電力 / power dissipation |
キーワード(3)(和/英) | 貫通電流 / short-circuit current |
キーワード(4)(和/英) | 遅延時間 / delay-time |
キーワード(5)(和/英) | 最小化 / rise time |
キーワード(6)(和/英) | 立ち上がり時間 |
第 1 著者 氏名(和/英) | 天川 慶太郎 / Keitarou Amagawa |
第 1 著者 所属(和/英) | 中央大学大学院理工学研究科 Graduate School of Science and Engineering, Chuo University |
第 2 著者 氏名(和/英) | 榎本 忠儀 / Tadayoshi Enomoto |
第 2 著者 所属(和/英) | 中央大学大学院理工学研究科 Graduate School of Science and Engineering, Chuo University |
発表年月日 | 2003/10/16 |
資料番号 | DSP2003-113,ICD2003-111,IE2003-73 |
巻番号(vol) | vol.103 |
号番号(no) | 381 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |