| 講演名 | 2003/9/5 デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性(アナログ・デジアナ・センサ,通信用LSI) 宮崎 崇仁, 橋本 昌宜, 小野寺 秀俊, |
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| 抄録(和) | クロック生成向けPLLはリング型VCOを用いた回路構成が一般的であり,LC型VCOを用いたクロック生成用PLLについてほとんど議論が行なわれてこなかった.周波数変動範囲,面積,電力の点でリング型PLLが優れているためである.しかし,動作速度の向上とともに,厳格なジッタ特性が要求されるようになっている.リング型PLLでは要求特性を満たすためにさまざまな補正回路が必要となり,設計の複雑化や電力・面積の増大を招く.リング型PLLの性能優位性に関する将来動向は議論されたことがない.本論文では,LC型PLLとリング型PLLの性能比較を1)現状プロセスで試作,評価した特性の実測値,2)将来プロセスを想定した設計実験による特性の予測値,を用いて行なう.特性の将来予測結果より,LC型VCOを用いたPLLの利用可能性が高まっていく傾向が確認できた. |
| 抄録(英) | For clock generation, we generally design PLLs using ring oscillator based VCO and have hardly discussed the PLLs using LG oscillator based VCO. Because a ring oscillator based VCO is considered to be superior to a LC oscillator in terms of tunable frequency range, area and power. Recent increase in clock speed, however, requires rigid jitter performance. When we design PLLs for clock generation using a simple ring VCO, many calibration blocks are necessary to satisfy the design requirements. It is getting complicated to design PLLs and the power and the area increase. The superiority in the future of a ring oscillator based VCO to LC oscillator based VCO has not been discussed so far. This paper describes the performance comparison 1) with the measurement results using a current process, 2) with the design experiments using processes supposed in the future. The results of the performance prediction show that the appropriateness of LC oscillator based PLLs for clock generation will increase. |
| キーワード(和) | クロック生成用PLL / 将来性能予測 / リングオシレータ型VC0 / LC発振型VCO / デジタルCMOSプロセス |
| キーワード(英) | clock generation PLLs / performance prediction / ring oscillator based VCO / LC oscillator based VCO / digital CMOS process |
| 資料番号 | ICD2003-9 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/9/5(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性(アナログ・デジアナ・センサ,通信用LSI) |
| サブタイトル（和） | |
| タイトル（英） | A Performance Prediction of Clock Generation PLLs in Digital CMOS Processes. : The Efficacy of LC oscillator based PLLs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | クロック生成用PLL / clock generation PLLs |
| キーワード(2)（和/英） | 将来性能予測 / performance prediction |
| キーワード(3)（和/英） | リングオシレータ型VC0 / ring oscillator based VCO |
| キーワード(4)（和/英） | LC発振型VCO / LC oscillator based VCO |
| キーワード(5)（和/英） | デジタルCMOSプロセス / digital CMOS process |
| 第 1 著者 氏名（和/英） | 宮崎 崇仁 / Takahito MIYAZAKI |
| 第 1 著者 所属（和/英） | 京都大学大学院情報学研究科通信情報システム専攻 Dept. Communications and Computer Engineering, Kyoto University |
| 第 2 著者 氏名（和/英） | 橋本 昌宜 / Hidetoshi HASHIMOTO |
| 第 2 著者 所属（和/英） | 科学技術振興事業団さきがけ研究21 PRESTO, JST |
| 第 3 著者 氏名（和/英） | 小野寺 秀俊 / Hidetoshi ONODERA |
| 第 3 著者 所属（和/英） | 京都大学大学院情報学研究科通信情報システム専攻 Dept. Communications and Computer Engineering, Kyoto University |
| 発表年月日 | 2003/9/5 |
| 資料番号 | ICD2003-9 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 299 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |