講演名 | 2003/9/4 10bit 120MSample/s低消費電力パラレルパイプラインA/D変換器(アナログ・デジアナ・センサ,通信用LSI) 宮崎 大輔, 古田 雅則, 川人 祥二, |
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抄録(和) | 分解能10bit、変換周波数120MHzの並列パイプラインA/D変換器の設計と試作について述べる。デジタル補正技術はアナログ回路の精度要求を緩和し、効果的に消費電力を低減するための有効な手法であり、本ADCにおいてはデジタル補正を徹底的に使用している。また、キャパシタミスマッチを外部から推定する新しいデジタル誤差測定手法を適用した。各チャネルのADCには、低消費電力擬似差動パイプラインADCを使用している。試作した0.3um CMOSによる4チャネル動作、10bit、120MSample/sにおいて、75mWの消費電力を実現した。入力周波数が2MHz時のSNDRは57.1dBである。 |
抄録(英) | This paper describes a low-power high-speed parallel pipeline ADC. The thorough use of digital calibration and the pseudo-differential pipeline ADC architecture allow to realize the low-power design of high-speed ADC's. Capacitor mismatch, gain and offset errors are measured by a technique using INL plot, without any modification to ADC core. A prototype ADC with the error correction logic is fabricated in 0.3 μm 2-poly 3-metal CMOS technology. The 1Obit 120M Sample/s ADC achieves 0.14LSB of DNL and 0.8LSB of INL with very low-power dissipation of 75mW at 2V. |
キーワード(和) | パイプラインA/D変換器 / 高速 / 低消費電力 |
キーワード(英) | Pipelined A/D Converter / Low-Power / High-Speed |
資料番号 | ICD2003-89 |
発行日 |
研究会情報 | |
研究会 | ICD |
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開催期間 | 2003/9/4(から1日開催) |
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幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | Integrated Circuits and Devices (ICD) |
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本文の言語 | JPN |
タイトル(和) | 10bit 120MSample/s低消費電力パラレルパイプラインA/D変換器(アナログ・デジアナ・センサ,通信用LSI) |
サブタイトル(和) | |
タイトル(英) | A 1Obit 120MSample/s Low-Power Parallel Pipeline A/D Converter |
サブタイトル(和) | |
キーワード(1)(和/英) | パイプラインA/D変換器 / Pipelined A/D Converter |
キーワード(2)(和/英) | 高速 / Low-Power |
キーワード(3)(和/英) | 低消費電力 / High-Speed |
第 1 著者 氏名(和/英) | 宮崎 大輔 / Daisuke MIYAZAKI |
第 1 著者 所属(和/英) | 静岡大学電子工学研究所 Research Institute of Electronics, Shizuoka University |
第 2 著者 氏名(和/英) | 古田 雅則 / Masanori FURUTA |
第 2 著者 所属(和/英) | 静岡大学電子科学研究科 Graduate School of Electronic Science and Technology |
第 3 著者 氏名(和/英) | 川人 祥二 / Shoji KAWAHITO |
第 3 著者 所属(和/英) | 静岡大学電子工学研究所 Research Institute of Electronics, Shizuoka University |
発表年月日 | 2003/9/4 |
資料番号 | ICD2003-89 |
巻番号(vol) | vol.103 |
号番号(no) | 298 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |