講演名 2003/8/15
[特別招待論文]Sub-50-nm CMOSデバイス技術(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
若林 整, 竹内 潔, 山本 豊二, 最上 徹,
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抄録(和) 高性能sub-50-nm CMOSデバイスを急峻なhalo構造により実現した.急峻halo構造は主に,高速昇降温スパイクアニール(High-Ramp-Rate Spike Annealing: HRR-SA)技術と,逆転ソース・ドレイン(Reverse-order s/D: R-S/D)形成技術を用いて形成した.その結果, 24/33-mm n/pMOSFETで,300 nA/μmのオフ電流と駆動電流800/400μA/μm (@1.2 V, T^_ = 2.5 nm)の高速動作が得られた.さらに,ゲート長が24 nmのMOSFETにおけるエネルギー遅延積の電源電圧依存性から,今後必要なSub-1.0-V領域への低電圧化が進むと,halo構造の工夫だけは,高速化と低消費電力化の両立が困難になることが分かった.それを克服する技術としてダブルゲート電極技術を紹介し,一例として極微細FinFETの鳥瞰SEM写真を示した.
抄録(英) Sub-50-nm CMOS devices are demonstrated using a steep halo, which is formed by high-ramp-rate spike annealing (HRR-SA) and reverse-order S/D (R-S/D) formation. For an off current less than 300 nA/μm, 24/33-nm n/pMOSFETs have high drive currents of 800/400 μA/μm at 1.2 V and T^_ = 2.5 nm, respectively. From an energy-delay product dependence on a supply voltage using characteristics of down to 24-nm MOSFETs, a trade-off between the performance and power consumption will be serious significantly at sub-1.0-V regime, due to high impurity concentration of halo. Therefore it is important to investigate a double gate electrode technology (e.g. FinFET) taking into consideration of the short-channel effect (SCE).
キーワード(和) CMOS / サブ50nmゲート電極 / ソース・ドレインエクステンション / ハロー / 消費電力 / ダブルゲート電極 / FinFET
キーワード(英) CMOS / Sub-50-nm Gate Electrode / Source-Drain Extensions / Halo / Power Consumption / Double gate electrode / FinFET
資料番号 SDM2003-143,ICD2003-76
発行日

研究会情報
研究会 ICD
開催期間 2003/8/15(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) [特別招待論文]Sub-50-nm CMOSデバイス技術(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
サブタイトル(和)
タイトル(英) Sub-50-nm CMOS Device Technologies
サブタイトル(和)
キーワード(1)(和/英) CMOS / CMOS
キーワード(2)(和/英) サブ50nmゲート電極 / Sub-50-nm Gate Electrode
キーワード(3)(和/英) ソース・ドレインエクステンション / Source-Drain Extensions
キーワード(4)(和/英) ハロー / Halo
キーワード(5)(和/英) 消費電力 / Power Consumption
キーワード(6)(和/英) ダブルゲート電極 / Double gate electrode
キーワード(7)(和/英) FinFET / FinFET
第 1 著者 氏名(和/英) 若林 整 / Hitoshi WAKABAYASHI
第 1 著者 所属(和/英) NECシリコンシステム研究所
Silicon Systems Research Laboratories, NEC Corporation
第 2 著者 氏名(和/英) 竹内 潔 / Kiyoshi TAKEUCHI
第 2 著者 所属(和/英) NECシリコンシステム研究所
Silicon Systems Research Laboratories, NEC Corporation
第 3 著者 氏名(和/英) 山本 豊二 / Toyoji YAMAMOTO
第 3 著者 所属(和/英) NECシリコンシステム研究所
Silicon Systems Research Laboratories, NEC Corporation
第 4 著者 氏名(和/英) 最上 徹 / Tohru MOGAMI
第 4 著者 所属(和/英) NECシリコンシステム研究所
Silicon Systems Research Laboratories, NEC Corporation
発表年月日 2003/8/15
資料番号 SDM2003-143,ICD2003-76
巻番号(vol) vol.103
号番号(no) 262
ページ範囲 pp.-
ページ数 5
発行日