| 講演名 | 2002/5/16 2チャンネルHDTVビデオデコードプロセッサ 岡田 茂之, 武田 和彦, 松田 優, 森 次男, 渡邉 剛, 岡田 伸一郎, 松下 欣史, 山内 英樹, |
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| 抄録(和) | 2チャンネルのHDTVのデジタルテレビ放送を同時にデコード及び表示することが可能なビデオプロセッサを開発した。ビデオプロセッサには、MPEG2 MP◎HLデコーダ、TSデコーダ、表示コントローラ、SDRAMコントローラを含んでおり、低コストでデジタルテレビ用のバックエンド機能を提供することが可能である。本研究においては、MPEG2の処理におけるスループットを高めることが可能なパイプライン構成、効率的なデータ転送を実現するバス構造、高演算能力と柔軟性を実現するハードウェアとソフトウェア分割を提案している。パラレルパイプライン構成は、従来の2倍のスループットを実現した。パラレルパイプライン構造は、データバス効率を改善し、要求される動作周波数を低減することを可能にした。MPEG2のデコード処理において、MPEG2アプリケーションに特化した専用DSPを用いたソフトウェアとハードウェア分割により、MPEG2デコーダのハードウェアコストを削減した。試作したビデオプロセッサは、0.18μm 5層CMOSプロセスで作製し、トランジスタの総数は570万、ダイサイズは6.86mm×6.86mmである。消費電力は、周波数135MHz、供給電圧1.8Vの時に0.8Wである。 |
| 抄録(英) | HDTV video processor capable handling decoding and displaying two MPEG MP@HL streams simultasneously has been developed. High throughput pipelining technique, efficient parallel data bus structure and adoption of cooperative processing architecture with hardware and software using application specific DSPs are proposed. By employing these techniques, high performance video processor with small hardware size and low power dissipation are realized. Proposed parallel pipeline technique has achieved two times higher throughput than conventional single pipelining. The parallel data bus configuration can improve data transfer efficiency dramatically and reduce required operating frequency. A cooperative operation for MPEG2 decoding using software with application specific DSP and dedicated hardware can achieve both high performance and small hardware size. This single chip video processor is manufactured of 0.18μm five-layer metal CMOS process and the chip size is 6.86mm × 6.86mm. The power consumption is 0.8 W when the supply voltage is 1 .8V and operating frequency is 135 MHz. |
| キーワード(和) | システムLSI / MPEG2 / デジタルテレビ / マルチメディア / 画像圧縮 |
| キーワード(英) | MPEG2 / SOC / digital TV / Image compression / Multimedia |
| 資料番号 | ICD2002-19 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2002/5/16(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 2チャンネルHDTVビデオデコードプロセッサ |
| サブタイトル（和） | |
| タイトル（英） | Two Channel HDTV Video decode processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | システムLSI / MPEG2 |
| キーワード(2)（和/英） | MPEG2 / SOC |
| キーワード(3)（和/英） | デジタルテレビ / digital TV |
| キーワード(4)（和/英） | マルチメディア / Image compression |
| キーワード(5)（和/英） | 画像圧縮 / Multimedia |
| 第 1 著者 氏名（和/英） | 岡田 茂之 / Shigeyuki OKADA |
| 第 1 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 2 著者 氏名（和/英） | 武田 和彦 / Kazuhiko TAKETA |
| 第 2 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 3 著者 氏名（和/英） | 松田 優 / Yuh MATSUDA |
| 第 3 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 4 著者 氏名（和/英） | 森 次男 / Tugio MORI |
| 第 4 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 5 著者 氏名（和/英） | 渡邉 剛 / Tsuyoshi WATANABE |
| 第 5 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 6 著者 氏名（和/英） | 岡田 伸一郎 / Shin'ichiro OKADA |
| 第 6 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 7 著者 氏名（和/英） | 松下 欣史 / Yoshifumi MATSUSHITA |
| 第 7 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 第 8 著者 氏名（和/英） | 山内 英樹 / Hideki YAMAUCHI |
| 第 8 著者 所属（和/英） | 三洋電機株式会社 技術開発本部 マテリアル・デバイス研究所 Material and Device Research center, SANYO Electric co., Ltd. |
| 発表年月日 | 2002/5/16 |
| 資料番号 | ICD2002-19 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 82 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |