| 講演名 | 2003/2/28 多段結合網を用いた小面積な多バンクメモリの性能評価(システムオンシリコン設計技術並びにこれを活用したVLSI) 井上 智宏, 佐々木 敬泰, 弘中 哲夫, 小出 哲士, マタウシュ ハンスユルゲン, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 従来の多バンクメモリにおけるプロセッサとバンクメモリ間の結合は,非閉塞網のクロスバを用いるのが一般的であるが,高いアクセスバンド幅と小面積を両立できない.そこで,閉塞網を用いることで小面積な多バンクメモリを実現する手法が考えられる.しかし,閉塞網は非閉塞網と比較して,結合網の性能を表すアクセス通過率の値が低いという問題がある.この問題を解消する手法としてEBSF (Expand Banyan Switching Fabrics)と呼ばれる閉塞網が提案されている.ただし,既に提案されているEBSFは出力ポート数を入力ポート数に等しくするため,いくつかの出力ポートを括束している.本論文では,EBSFのステージ数を追加して出力ポート数の括束を行っていない.本稿ではEBSFのステージ数を追加した閉塞網を多バンクメモリに利用し,シミュレーションによる性能評価,および,回路規模評価を行った.本手法は従来の多バンクメモリと比較して,処理時間の増加を約10%以下に抑え,回路規模を1/10にできることがわかった. |
| 抄録(英) | It is common to use crossbar network which is based on non-blocking network architecture for combination between the processors and a memory in the conventional multi-banks memory system. But, these conventional memory system can not achive high memory access bandwidth within amall chip area. Therefore, adopting blocking network is proposed. However, compared with non-blocking network, the rate of access passage declines in blocking network. EBSF (Expanded Banyan Switching Fabrics) is proposed as a solution to this problem. This paper proposes to add some stages to EBSF and applies this blocking network with multi-bank memory system, evaluates the proposal method by using a benchmark program. According to the evaluation results, the proposal method succeeded in holding 10 % or less increase of processing time, and reducing a circuit scale to 1/10 by compared with conventional method. |
| キーワード(和) | 多バンクメモリ / 多段結合網 / オンチップマルチプロセッサ / 性能評価 |
| キーワード(英) | Multi-bank Memory / Multi-stage Interconnection Network / On-chip Multi-processor |
| 資料番号 | VLD2002-164,ICD2002-229 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2003/2/28(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 多段結合網を用いた小面積な多バンクメモリの性能評価(システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Compact Multi-bank Memory using Multi-stage Interconnection Network |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 多バンクメモリ / Multi-bank Memory |
| キーワード(2)（和/英） | 多段結合網 / Multi-stage Interconnection Network |
| キーワード(3)（和/英） | オンチップマルチプロセッサ / On-chip Multi-processor |
| キーワード(4)（和/英） | 性能評価 |
| 第 1 著者 氏名（和/英） | 井上 智宏 / Tomohiro INOUE |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 佐々木 敬泰 / Takahiro SASAKI |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 小出 哲士 / Tetsushi KOIDE |
| 第 4 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 第 5 著者 氏名（和/英） | マタウシュ ハンスユルゲン / Hans JURGEN MATTAUSCH |
| 第 5 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 発表年月日 | 2003/2/28 |
| 資料番号 | VLD2002-164,ICD2002-229 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 686 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |