| 講演名 | 2003/2/27 回路階層構造の動的再構築を伴う力学的手法に基づくフロアプラン合成(システムオンシリコン設計技術並びにこれを活用したVLSI) 小原 正寛, 高島 康裕, 金子 峰雄, |
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| 抄録(和) | 近年の1VLSIチップ上に実装される回路規模の増大に伴い,セル位置の一括決定は困難となっている.その対処法として,1)セル集合をブロックと呼ばれる部分集合に分割し,2)ブロック配置及びブロック間配線の実現と,3)ブロック内でのセル配置と配線の実現,からなる階層設計が用いられる.本稿では,レイアウトに適した階層構造とその分割に対応したフロアプランを得ることを目的に,力学的モデルに基づくブロック配置と階層構造の逐次修正を組み合わせたフロアプラン合成手法を提案する.実験の結果,グラフ分割に基づいて構成された階層構造を固定したフロアプランに対して,ブロック間自乗配線長を,9.9 21.0%改善することができた. |
| 抄録(英) | Due to the increase of the number of components integrated into a single chip, hierarchical approach is now indispensable for designing layout. In such approach, a hierarchical structure is usually given as a consequence of top down design from the system level to the logic (circuit) level, or it is generated by some partitioner. However, a hierarchical structure, which is convenient for system level design to logic level design or is generated only based on topological information, is not always a good one for layout. Our challenge tackled in this paper is to find a hierarchical structure suitable for layout and its floorplan. The method proposed in this paper is the incorporation of modifications of hierarchical structure into Force-Directed floorplanning. With respect to the minimization of wire length between blocks, our method achieves 9.9 21.0 % improvement compared with a conventional topological partitioning followed by Force-Directed floorplanning. |
| キーワード(和) | フロアプラン / 力学的モデル / 階層構造 / 回路分割 / 二乗配線長最小化 |
| キーワード(英) | Force-Directed Floorplanning / Hierarchical Structure / Partitioning |
| 資料番号 | VLD2002-148,ICD2002-213 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/2/27(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 回路階層構造の動的再構築を伴う力学的手法に基づくフロアプラン合成(システムオンシリコン設計技術並びにこれを活用したVLSI) |
| サブタイトル（和） | |
| タイトル（英） | Force-Directed Floorplan Synthesis with Rearrangement of Hierarchical Structure |
| サブタイトル（和） | |
| キーワード(1)（和/英） | フロアプラン / Force-Directed Floorplanning |
| キーワード(2)（和/英） | 力学的モデル / Hierarchical Structure |
| キーワード(3)（和/英） | 階層構造 / Partitioning |
| キーワード(4)（和/英） | 回路分割 |
| キーワード(5)（和/英） | 二乗配線長最小化 |
| 第 1 著者 氏名（和/英） | 小原 正寛 / Masahiro OBARA |
| 第 1 著者 所属（和/英） | 北陸先端科学技術大学院大学 School of Information Science, Japan Advanced Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 高島 康裕 / Yasuhiro TAKASHIMA |
| 第 2 著者 所属（和/英） | 北陸先端科学技術大学院大学 School of Information Science, Japan Advanced Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 金子 峰雄 / Mineo KANEKO |
| 第 3 著者 所属（和/英） | 北陸先端科学技術大学院大学 School of Information Science, Japan Advanced Institute of Science and Technology |
| 発表年月日 | 2003/2/27 |
| 資料番号 | VLD2002-148,ICD2002-213 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 685 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |