| 講演名 | 2003/1/23 ウエハレベルSRAM高速評価DFT技術 櫛田 桂一, 平林 修, 鈴木 東, 矢部 友章, 川澄 篤, 武山 泰久, 東畑 晃史, 大塚 伸朗, |
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| 抄録(和) | アッセンブリ前のウエハテストにおいて、高価な高速テスタを必要とせずにSRAM高速評価を可能にするDFT(Design For Test)技術を提案する。新規に搭載したゲイン抑制型電圧制御発振器(VCO)は、チップ内部で安定した高周波クロックを生成しSRAMを高速動作させる、また高速な内部データ出力を低速な外部クロックに同期して出力するストローブ制御回路を搭載する。これらの技術を用いることで、安価な低速テスタでも高速のフェイルビットマッブ取得が可能になる。その結果アッセンブリ前のヒューズブローにおいて、遅いセルの置換や内部タイミングの調整が可能になり、歩留まりや性能の向上が期待できる。 |
| 抄録(英) | Design-For-Test (DFT) techniques for acquiring fail bit map of at-speed function with conventional wafer test equipment are proposed. SRAM core is ooerated with high-frequency clock generated by gain-suppressed VCO whjich can reduce clock jitter. The data are outputted with data out strobe control circuit synchronizing with external low-frequency clock. Using these techniques, the SRAM chip appears to be operated with low-frequency tester clock while SRAM core is operated with high-frequency internal clock. Therefore, fail bit map of high-frequency operation can be obtained with conventional wafer test equipment. The at-speed test with fail bit map acquisition allows slow bit cell replacement to spare cell or chip-by-chip internal timing optimization with fuse-blowing. It results in a drastic reduction in test cost and performance yield improvement. |
| キーワード(和) | SRAM / DFT / VCO / BIST / At-speed test |
| キーワード(英) | SRAM / DFT / VCO / BIST / At-speed test |
| 資料番号 | |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2003/1/23(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ウエハレベルSRAM高速評価DFT技術 |
| サブタイトル（和） | |
| タイトル（英） | DFT Techniques for Wafer-Level At-Speed Testing of High-Speed SRAMs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SRAM / SRAM |
| キーワード(2)（和/英） | DFT / DFT |
| キーワード(3)（和/英） | VCO / VCO |
| キーワード(4)（和/英） | BIST / BIST |
| キーワード(5)（和/英） | At-speed test / At-speed test |
| 第 1 著者 氏名（和/英） | 櫛田 桂一 / K. Kushida |
| 第 1 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 第 2 著者 氏名（和/英） | 平林 修 / O. Hirabayashi |
| 第 2 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 第 3 著者 氏名（和/英） | 鈴木 東 / A. Suzuki |
| 第 3 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 第 4 著者 氏名（和/英） | 矢部 友章 / T. Yabe |
| 第 4 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 第 5 著者 氏名（和/英） | 川澄 篤 / A. Kawasumi |
| 第 5 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 第 6 著者 氏名（和/英） | 武山 泰久 / Y. Takeyama |
| 第 6 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 第 7 著者 氏名（和/英） | 東畑 晃史 / A. Tohata |
| 第 7 著者 所属（和/英） | 東芝マイクロエレクトロニクス株式会社 Toshiba Microelectronics Corporation |
| 第 8 著者 氏名（和/英） | 大塚 伸朗 / N. Otsuka |
| 第 8 著者 所属（和/英） | (株)東芝セミコンダクター社 Semiconductor Company, Toshiba Corporation |
| 発表年月日 | 2003/1/23 |
| 資料番号 | |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 622 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |