| 講演名 | 2004/8/12 位相ジッタ測定によるPLLジッタ性能の最適化手法(VLSI回路,デバイス技術(高速,低電圧,低電力)) 道正 志郎, 柳沢 直志, |
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| 抄録(和) | システムLSI用位相同期回路(PLL)の位相ジッタを測定し、PLLのパラメータを変更させることによりジッタ特性を最適化する手法を開発した。テストチップを作成し最適化手法の有効性を実証したので報告する。テストチップに内臓されたPLLは0.15umCMOSプロセスで作成され250MHzから2GHzまで発振可能であり、位相ジッタを直接測定できるジッタ検出回路を持つ。本手法は、回路の起動時に大域的探索手法によりPLLの最適パラメータ設定を探り出し、その後は局所的探索手法によりPLLの最適パラメータを維持することが可能である。本手法により、プロセスばらつきによるチップのジッタ特性のばらつきが抑制される。さらに電源ノイズ、あるいは温度変動よるジッタ特性劣化も抑制できることが実験により証明された。 |
| 抄録(英) | This paper describes a background(BG) optimization method for Phase-Locked-Loop(PLL). Measuring the phase shift of the voltage controlled oscillator(VCO) at each input reference clock, we can determine the phase jitter performance exactly. Using the combination of the global optimization method at initial phase and the local optimization method for background calibration always gives the PLL the smallest jitter performance under any conditions. |
| キーワード(和) | 位相同期回路 / 最適化 / 位相ジッタ / ばらつき抑制 / 電源ノイズ抑制 / 温度変動抑制 |
| キーワード(英) | Phase Locked Loops / Optimization / Phase Jitter / Suppression of Process Variation / Suppression of Supply Noise / Suppression of Temperature Variation |
| 資料番号 | SDM2004-135,ICD2004-77 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2004/8/12(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | 位相ジッタ測定によるPLLジッタ性能の最適化手法(VLSI回路,デバイス技術(高速,低電圧,低電力)) |
| サブタイトル（和） | |
| タイトル（英） | A Background Optimization Method for PLL by Measuring Phase Jitter Performance |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 位相同期回路 / Phase Locked Loops |
| キーワード(2)（和/英） | 最適化 / Optimization |
| キーワード(3)（和/英） | 位相ジッタ / Phase Jitter |
| キーワード(4)（和/英） | ばらつき抑制 / Suppression of Process Variation |
| キーワード(5)（和/英） | 電源ノイズ抑制 / Suppression of Supply Noise |
| キーワード(6)（和/英） | 温度変動抑制 / Suppression of Temperature Variation |
| 第 1 著者 氏名（和/英） | 道正 志郎 / Shiro Dosho |
| 第 1 著者 所属（和/英） | 松下電器産業(株)半導体社システムLSI開発本部基盤技術開発センタアナログ開発グループ第二開発チーム Matsushita Electric Industrial Co. Ltd. Semiconductor Company Corporate Development Division System LSI Technology Development Center |
| 第 2 著者 氏名（和/英） | 柳沢 直志 / Naoshi Yanagisawa |
| 第 2 著者 所属（和/英） | 松下電器産業(株)半導体社システムLSI開発本部基盤技術開発センタアナログ開発グループ第二開発チーム Matsushita Electric Industrial Co. Ltd. Semiconductor Company Corporate Development Division System LSI Technology Development Center |
| 発表年月日 | 2004/8/12 |
| 資料番号 | SDM2004-135,ICD2004-77 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 248 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |