| 講演名 | 2004/8/12 従来型メモリセルの1/3の面積を実現する縦型MOSを用いた4トランジスタSRAMセル(VLSI回路,デバイス技術(高速,低電圧,低電力)) 小田部 晃, 長田 健一, 北井 直樹, 藤岡 美緒, 蒲原 史朗, 茂庭 昌弘, 森田 貞幸, 斉藤 良和, |
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| 抄録(和) | 高集積なSRAMを実現するため,縦型MOSを用いた4トランジスタSRAMセルを開発した。本メモリセルは,基板上に形成された二つのNMOSと,これらの上層に形成された二つの縦型PMOSから構成される。本メモリセル構成により,130nmプロセス・テクノロジにおけるメモリセル面積を6トランジスタSRAMセルの1/3である0.78μm^2にできた。また,本メモリセルを低リーク化する電界緩和方式と,動作を安定化する2電源ワード線駆動方式を開発した。これら二つの回路技術により,メモリセルリーク電流を90%低減し,安定した読出し・書込み動作を実現するごとができた。 |
| 抄録(英) | We developed a four-transistor SRAM cell with a stacked vertical poly-silicon PMOS for high-density SRAMs. This cell consists of two bulk NMOSs and the two vertical PMOSs stacked over the two NMOSs. Its size was only 1/3 of that of a six-transistor SRAM cell. We also developed an electric-field-relaxation scheme to reduce cell leakage and a dual-word-voltage scheme to improve cell stability. By applying these two schemes to the proposed four-transistor SRAM cell, we achieved a 90% reduction in cell leakage and an improvement in cell stability. |
| キーワード(和) | 4トランジスタSRAMセル / 縦型MOS / 電界緩和方式 / 2電源ワード線駆動方式 |
| キーワード(英) | four-transistor SRAM cell / vertical MOS / electric-field-relaxation scheme / dual-word-voltage scheme |
| 資料番号 | SDM2004-121,ICD2004-63 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2004/8/12(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | 従来型メモリセルの1/3の面積を実現する縦型MOSを用いた4トランジスタSRAMセル(VLSI回路,デバイス技術(高速,低電圧,低電力)) |
| サブタイトル（和） | |
| タイトル（英） | A Stacked Vertical MOS Four-Transistor SRAM Cell with 1/3 Size of a Conventional Memory Cell |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 4トランジスタSRAMセル / four-transistor SRAM cell |
| キーワード(2)（和/英） | 縦型MOS / vertical MOS |
| キーワード(3)（和/英） | 電界緩和方式 / electric-field-relaxation scheme |
| キーワード(4)（和/英） | 2電源ワード線駆動方式 / dual-word-voltage scheme |
| 第 1 著者 氏名（和/英） | 小田部 晃 / Akira Kotabe |
| 第 1 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 2 著者 氏名（和/英） | 長田 健一 / Kenichi Osada |
| 第 2 著者 所属（和/英） | (株)日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 3 著者 氏名（和/英） | 北井 直樹 / Naoki Kitai |
| 第 3 著者 所属（和/英） | (株)日立超LSIシステムズ Hitachi ULSI Systems Co., Ltd. |
| 第 4 著者 氏名（和/英） | 藤岡 美緒 / Mio Fujioka |
| 第 4 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Copr. |
| 第 5 著者 氏名（和/英） | 蒲原 史朗 / Shiro Kamohara |
| 第 5 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Copr. |
| 第 6 著者 氏名（和/英） | 茂庭 昌弘 / Masahiro Moniwa |
| 第 6 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Copr. |
| 第 7 著者 氏名（和/英） | 森田 貞幸 / Sadayuki Morita |
| 第 7 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Copr. |
| 第 8 著者 氏名（和/英） | 斉藤 良和 / Yoshikazu Saitoh |
| 第 8 著者 所属（和/英） | (株)ルネサステクノロジ Renesas Technology Copr. |
| 発表年月日 | 2004/8/12 |
| 資料番号 | SDM2004-121,ICD2004-63 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 248 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |