| 講演名 | 2004/6/23 Unified Gate Freezing, Gate Sizing and Buffer Insertion for Low Power CMOS Digital Circuit Design(Session B2 Si Circuits)(2004 Asia-Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices (AWAD 2004)) , |
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| 抄録(和) | |
| 抄録(英) | One of the major factors contributing to the power dissipation in CMOS digital circuits is the switching activity. Many of such switching activities include spurious pulses, called glitches. ln this paper, we propose a new method of glitch reduction by gate freezing, gate sizing, and buffer insertion. The proposed method unifies gate freezing, gate sizing, and buffer insertion into a single optimization process to maximize the glitch reduction. The effectiveness of our method is verified experimentally using LGSynth91 benchmark circuits with a O.5^ |
| キーワード(和) | |
| キーワード(英) | Clitch / Low power / Gate Freezing / Buffer Insertion / Gate Sizing |
| 資料番号 | ED2004-59,SDM2004-71 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2004/6/23(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Unified Gate Freezing, Gate Sizing and Buffer Insertion for Low Power CMOS Digital Circuit Design(Session B2 Si Circuits)(2004 Asia-Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices (AWAD 2004)) |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Clitch |
| 第 1 著者 氏名（和/英） | / Hyungwoo Lee |
| 第 1 著者 所属（和/英） | Department of Computer Science, Sogang University |
| 発表年月日 | 2004/6/23 |
| 資料番号 | ED2004-59,SDM2004-71 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 155 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |