| 講演名 | 2004/1/16 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般) シン キ, 笹尾 勤, 松浦 宗寛, 永山 忍, 中村 和之, 井口 幸洋, |
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| 抄録(和) | 本稿では,順序回路型LUT(Look up Table)カスケードによる多出力論理関数の実現について述べる.LUTカスケードは,新しいプログラマプル・デバイス(PLD: Programmable Logic Device)であり,組合せ回路型と順序回路型の2種類が存在する.組合せ回路型と順序回路型は異なる利害得失を持ち,応用分野に応じて使い分けることができる.多出力論理関数を実現する場合,順序回路型LUTカスケードは,組合せ回路型に比べ,より柔軟に設計可能である.本稿では,順序回路型LUTカスケードのプロトタイプを0.35μm CMOSテクノロジで設計し,その性能評価を行った.MPU(Micro Processing Unit)を用いたソフトウェア実現との比較実験では,順序回路型LUTカスケードは, SH-1(同一周波数換算)上でのソフトウェア実現に比べ,77倍から229倍高速であり, PentiumIII(同一周波数換算)上でのソフトウェア実現に比べ,35倍から88倍高速であった.また,現在市販されている0.18μm CMOS テクノロジのFPGA(Field Programmable Gate Array)で実現したものに近い性能が得られた. |
| 抄録(英) | A look-up table (LUT) cascade is a new type of a programmable logic device (PLD), which provides an alternative way to realize multiple-output functions. Two types of LUT cascades exist: A combinational LUT cascade, and a sequential LUT cascade. Comparison with a combinational LUT cascade, the sequential LUT cascade is more flexible. A prototype of a sequential LUT cascade has been custom-designed with 0.35μm CMOS technology. Simulation results show that the sequential LUT cascade is 77 to 229 times faster than software programs on SH-1 with the same clock frequency, and 35 to 88 times faster than software programs on PentiumIII with the same clock frequency, but is a little bit slower than the commercial FPGAs. |
| キーワード(和) | LUTカスケード / 多出力論理関数 / 再構成可能 / プログラマブル・デバイス |
| キーワード(英) | LUT cascade / Multiple-output function / Reconfigurable logic / Programmable logic device |
| 資料番号 | VLD2003-127,CPSY2003-36 |
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| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2004/1/16(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | ENG |
| タイトル（和） | 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Realization of Multiple-Output Functions by Sequential Look-Up Table Cascade |
| サブタイトル（和） | |
| キーワード(1)（和/英） | LUTカスケード / LUT cascade |
| キーワード(2)（和/英） | 多出力論理関数 / Multiple-output function |
| キーワード(3)（和/英） | 再構成可能 / Reconfigurable logic |
| キーワード(4)（和/英） | プログラマブル・デバイス / Programmable logic device |
| 第 1 著者 氏名（和/英） | シン キ / Hui QIN |
| 第 1 著者 所属（和/英） | 九州工業大学情報工学部電子情報工学科 Department of Computer Science and Electronics, Kyushu Institute of Technology |
| 第 2 著者 氏名（和/英） | 笹尾 勤 / Tsutomu SASAO |
| 第 2 著者 所属（和/英） | 九州工業大学情報工学部電子情報工学科 Department of Computer Science and Electronics, Kyushu Institute of Technology |
| 第 3 著者 氏名（和/英） | 松浦 宗寛 / Munehiro MATSUURA |
| 第 3 著者 所属（和/英） | 九州工業大学情報工学部電子情報工学科 Department of Computer Science and Electronics, Kyushu Institute of Technology |
| 第 4 著者 氏名（和/英） | 永山 忍 / Shinobu NAGAYAMA |
| 第 4 著者 所属（和/英） | 九州工業大学情報工学部電子情報工学科 Department of Computer Science and Electronics, Kyushu Institute of Technology |
| 第 5 著者 氏名（和/英） | 中村 和之 / Kazuyuki NAKAMURA |
| 第 5 著者 所属（和/英） | 九州工業大学マイクロ化総合科学技術センター Center for Microelectronics Systems, Kyushu Institute of Technology |
| 第 6 著者 氏名（和/英） | 井口 幸洋 / Yukihiro IGUCHI |
| 第 6 著者 所属（和/英） | 明治大学理工学部情報科学科 Department of Computer Science, Meiji University |
| 発表年月日 | 2004/1/16 |
| 資料番号 | VLD2003-127,CPSY2003-36 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 581 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |